摘要： 其中 data_process模块：Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 module data_process 2 ( 3 clk, 4 valid, 5 rst_n, 6 data_from_sp, 7 data_out, 8 flag, 9 clr, 10 data_out_en11 );12 13 input clk;14 input valid/*synthesis keep*/;15 input rst_n;16 阅读全文

摘要： 夏宇闻《Verilog 数字系统设计教程》P216设计两个可综合电路模块：M1模块能把4位的并行数据转换为符合以下协议的串行数据流，数据流用scl和sda两条线传输，sclk为输入的时钟信号，data[3:0]为输入数据，ack为M1的请求M0发新数据信号。第二个模块M2能把串行数据流内的信息接收到，并转换为相应16条信号线的高电平，即若数据为1，则第一条线路为高电平，数据为n，则第n条数据线为高电平。M0为 测试用的信号发生模块，该模块接收M1发出的ack信号，并产生新的测试数据data[3:0]。通信协议：scl为不断输出的时钟信号，如果scl为高电平时，sda由高变低时刻，串行数据流开始 阅读全文

摘要： FSM的设计是数字FPGA设计的一个主要课题之一，是Verilog必须掌握的设计手段。状态机FSM的设计一般分成三个部分，即三个always设计。　　三段式风格：其中一个always块用于状态转移，一个always块用于状态译码逻辑，另一个always块用于状态输出的寄存；但它并不一定指整个状态机只能包括三个always块，在满足输出寄存的前提下，可以使用三个及以上的always块，甚至在某些特殊情况，用两个always块的状态机也可以认为是三段式的写法。 第一个always（同步时序）格式化的描述次态寄存器到现态寄存器的转移（CS=NS）;[代码]第二个always （纯组合逻辑）描述状态 阅读全文

摘要： https://www.altera.com/cn/download/dnl-index.jspftp://ftp.altera.com/outgoing/release/ 阅读全文

摘要： http://www.cnblogs.com/yuphone/archive/2010/10/25/1860871.html1 同步复位的D出发器Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 module test 2 ( 3 input rst_n, 4 input clk, 5 input d, 6 output reg q 7 ); 8 9 always @(posedge clk)10 begin11 if(rst_n)12 阅读全文

摘要： 通过PWM控制LEDG灯的频率[代码]可以通过 SW按钮来控制LED[代码] 阅读全文

摘要： http://blog.ednchina.com/ilove314/201656/message.aspx 一个简单的异步复位的例子Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 module test 2 ( 3 input clk, 4 input rst_n, 5 input data_in, 6 output reg out 7 ); 8 always @ (posedge clk or negedge rst_n) 9 if( 阅读全文

摘要： http://www.cnblogs.com/oomusou/archive/2010/09/05/verilog_mux2.html=和>=的比较----------------------------------------------------------------------------------if...else 和case的比较 阅读全文

摘要： Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/-->module keyscan( clk, rst_n, sw1_n, sw2_n, sw3_n, //output led_d3, led_d4, led_d5 ); input clk; //主时钟信号，48MHz input rst_n; //复位信号，低有效 input sw1_n,sw2_n,sw3_n; //三个独立按键，低表示按下 output led_d3,led_d4,led_d 阅读全文

摘要： 1.奇数N分频器思路：一个模N计数器计数，一个比较器,下图为mod=9分频电路比较器datab[]=(N+1)/2,比较器取A>=B(ageb)2 偶数分频器mod=10；比较器datab[]=N/2,比较器取A>=B(ageb)3 对于2*M的偶数分频还可以用一个计数器和二分频级联而成（M=5）4. 偶数分频器的另一种实现形式由一个模N/2计数器和一个TFF组成 模2的分频器就是每1个clock就0变1、1变0，模4的分频器就是每2个clock就0变1、1变0；计数器部分我們使用lpm_counter，0变1、1变0我們就是用lpm_ff这个T-FF。5 三分频的特殊电路模型，三 阅读全文