摘要： 基于FSMD的除法器设计在http://www.cnblogs.com/qiweiwang/archive/2011/04/13/2014502.html中已经有了一篇除法器的设计实例，本文对该除法器修改如下// Listing 7.11module div_combined #( parameter W = 8, CBIT = 4 // CBIT=log2(W)+1 ) ( input wire clk, reset, input wire start, input wire [W-1:0] dvsr, dvnd, output wire ready, done_tick, output w 阅读全文

摘要： 阻塞和非阻塞赋值// Listing 7.1module and_block ( input wire a, b, c, output reg y ); always @* begin y = a; y = y & b; y = y & c; endendmodule// Listing 7.2module and_nonblock ( input wire a, b, c, output reg y ); always @* begin // y$_{entry}$ = y y <= a; // y$_{exit}$ = a y <= y & b; // 阅读全文

摘要： FSMD(带数据通道的有限状态机)是FSM和常规时序电路的结合。基于RT methodology的消抖电路设计本设计中主要的数据通道是一个用户自定制的21位递减计数器，其作用为：1：可初始化为一个指定的值；2：具有递减计数和暂停计数的功能；3：当计数器计数为0的时候，输出一个状态信号。module debounce_explicit ( input wire clk, reset, input wire sw, output reg db_level, db_tick ); // symbolic state declaration localparam [1:0] zero = 2' 阅读全文