摘要： 环境QuartusII8.1在组合逻辑中，容易综合出锁存器的语句是if和case，其实只要配对使用if...else;case用default就基本上可以避免锁存器；case1(有锁存器)：module mux_latch( input [3:0] data, input [1:0] valid, input flag, output reg valid_data);always @ (*) begin if(valid==2'd0) valid_data = data[3]; if(valid==2'd1) valid_data = data[2]; if(valid==2& 阅读全文

摘要： 首先，考虑一个问题，在Verilog中assign answer = i_a+i_b-i_c;assign answer_signed = $signed(i_a)+$signed(i_b)-$signed(i_c);assign answer_unsigned = $unsigned(i_a)+$unsigned(i_b)-$unsigned(i_c);这几种形式有什么区别？实验如下，建立源文件和测试文件`timescale 1ns/1nsmodule signed_test(i_a,i_b,i_c,i_mode,o_answer);input [7:0] i_a,i_b;input [31 阅读全文

摘要： #include<iostream>using namespace std;int main(){ int i=0,j=0; for(j=1;j<=7;j++) { if(j<=4) { for(i=1;i<=2*j-1;i++) { cout<<"*"; } cout<<endl; } else { for(i=1;i<=15-2*j;i++) { cout<<"*"; } cout<<endl; } } system("pause"); retur 阅读全文