摘要： 2^n次方的分频器设计对于一个占空比为50%的模8分频器Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/-->module mod8_divide( input clk, input rst_n, output clk_divide);reg [2:0] cnt;always @ (posedge clk or negedge rst_n)begin if(!rst_n) cnt <= 3'b000; else cnt <= c 阅读全文

摘要： 1、　　if...else语句综合出优先级电路，会产生较大的组合逻辑。2、　　在组合逻辑中，if语句如果条件分支不完整将综合出锁存器。3、　　case语句如果条件分支不完整，将生产锁存器。4、　　casez语句将忽略case分支项条件中出现的z值，在设计带优先级的电路时可以使用casez语句。5、　　casex语句将忽略case分支项条件中出现的x和z值，实现优先级仲裁器。6、 在有些情况下，虽然case分支不完整，但是由于前级可以保证不会出现未覆盖的分支，此时可以通过综合指令“synthesis full_case”后，综合工具将其综合成不带锁存器的电路。7、 casex语句，假如设计者事先 阅读全文

摘要： 在实际的系统中，为了减少器件的管脚，降低芯片制造成本，工业标准总线中很多信号线都采用了复用的方式：只有获得总线使用权的设备才能驱动信号，而没有获得总线使用权的设备则不能够驱动信号。为了防止总线的冲突，为获取总线使用权的设备应该将输出信号置为三态，相当于总线断开。这种输出端口便是带三态的输出端口。 人们常说的“输出三态”，并不是指信号的输出除了0和1以外还有第三种状态（数字信号只有0和1），而是指芯片内外断开，互不影响。若总线上所有驱动源均停止驱动而且无上拉电阻或者下拉电阻，则总线悬空，总线对地相当于一个电容：如果关闭总线之前的输出为高电平，则用示波器测量可以观察到电容放电的现象（总线残留电荷. 阅读全文

摘要： 在用Altera器件做设计，用modelsim做后仿真时，首先要在Quartus中进行工具的设置，setting--EDAtool--simulation—Tool name ---Modelsim(Verilog)；然后进行全程编译，在项目目录下会生成simulation文件夹，内部modelsim文件夹中有三个文件，其中*.vo文件即为布局布线后的仿真模型文件，*.sdo文件即为标准的延时文件。　　在modelsim中把*.vo文件和Testbench文件加在项目中，进行编译。在此之前，还要编译与器件相关的库文件，这些库文件在Quartus的安装目录下eda/sim_lib。在编译完成之后 阅读全文