摘要： 夏宇闻《Verilog 数字系统设计教程》P216设计两个可综合电路模块：M1模块能把4位的并行数据转换为符合以下协议的串行数据流，数据流用scl和sda两条线传输，sclk为输入的时钟信号，data[3:0]为输入数据，ack为M1的请求M0发新数据信号。第二个模块M2能把串行数据流内的信息接收到，并转换为相应16条信号线的高电平，即若数据为1，则第一条线路为高电平，数据为n，则第n条数据线为高电平。M0为 测试用的信号发生模块，该模块接收M1发出的ack信号，并产生新的测试数据data[3:0]。通信协议：scl为不断输出的时钟信号，如果scl为高电平时，sda由高变低时刻，串行数据流开始 阅读全文

摘要： FSM的设计是数字FPGA设计的一个主要课题之一，是Verilog必须掌握的设计手段。状态机FSM的设计一般分成三个部分，即三个always设计。　　三段式风格：其中一个always块用于状态转移，一个always块用于状态译码逻辑，另一个always块用于状态输出的寄存；但它并不一定指整个状态机只能包括三个always块，在满足输出寄存的前提下，可以使用三个及以上的always块，甚至在某些特殊情况，用两个always块的状态机也可以认为是三段式的写法。 第一个always（同步时序）格式化的描述次态寄存器到现态寄存器的转移（CS=NS）;[代码]第二个always （纯组合逻辑）描述状态 阅读全文

摘要： https://www.altera.com/cn/download/dnl-index.jspftp://ftp.altera.com/outgoing/release/ 阅读全文