Verilog module和testbench的写法标准

http://www.cnblogs.com/oomusou/archive/2008/07/12/verilog_module_coding_style.html

Abstract
module內有很多東西，什麼該寫在前面?什麼該寫在後面呢?

Introduction
以下是建議的coding style

 1 module 模組名稱
 2 parameter宣告
 3 port宣告
 4 wire,reg宣告
 5 assign資料處理層級之描述
 6 
 7 引用較低階模組別名
 8  
 9 always行為層級之描述區塊 begin
10   // 資料處理與指定等描述
11   // task與function的使用
12 end
13   
14 function與task的宣告
15 
16 endmodule

 

http://www.cnblogs.com/oomusou/archive/2008/07/12/verilog_testbench_coding_style.html

Abstract
我撰寫testbench所歸納的心得。

Introduction
以下是建議的coding style

module 模組名稱;
將input宣告為reg
將output宣告為wire

引用欲測試的module別名

initial begin
//設定reg初始值
end

always處理變化值

endmodule