2017年10月25日
简单UART的verilog实现
摘要： 下面摘录我写的简单的UART代码，对于灵活性和健壮性做了如下设计： 1、系统时钟及串口波特率以参数形式输入，例化时可以灵活设置 2、接受模块在起始位会检测中点电平是否仍然为低，否则判定为抖动 接收机代码 发送机代码 在Xilinx Artix-7平台上验证的顶层代码 阅读全文
posted @ 2017-10-25 16:30 自由的青 阅读(8527) 评论(1) 推荐(0) 编辑