2023年8月1日
数字逻辑综合 DC 相关理解（四）
摘要： - 参考 - 《专用集成电路设计实用教程》 *** ## 1. 多时钟同步设计 时序约束 - 以下图为例，所有的时钟都来自同一个时钟源，所以是它们是同步设计。 - 可以看到要综合的模块输入只有CLKC，其他的时钟只作用于综合模块端口，我们需要对端口加以约束。 - 首先约束作为综合模块的主时钟CLKC 阅读全文
posted @ 2023-08-01 19:47 可达达鸭 阅读(774) 评论(0) 推荐(0) 编辑