转~边沿检测

边沿检测Verilog程序代码：

module DetecEdge(clk,ps2_clk,rst_n,pos_ps2_clk,neg_ps2_clk);

 

input clk;             //输入时钟

input ps2_clk;         //输入要检测边沿的脉冲

input rst_n;           //复位信号

 

output pos_ps2_clk;    //上升沿标志位

output neg_ps2_clk;    //下降沿标志位

 

reg ps2_clk_r0,ps2_clk_r1,ps2_clk_r2;   //ps2_clk状态寄存器

 

always@(posedge clk or negedge rst_n)

    if(!rst_n)

            begin

                  ps2_clk_r0<=1'b0;

                      ps2_clk_r1<=1'b0;

                      ps2_clk_r2<=1'b0;

                end

         else                               //锁存状态

            begin

                  ps2_clk_r0<=ps2_clk;

                      ps2_clk_r1<=ps2_clk_r0;

                      ps2_clk_r2<=ps2_clk_r1;

                end

 

assign pos_ps2_clk=(~ps2_clk_r2)&ps2_clk_r1;    //上升沿检测

assign neg_ps2_clk=ps2_clk_r2&(~ps2_clk_r1);       //下降沿检测 

               

endmodule