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2016年6月4日
verilog case 语句合并问题
摘要: 有时候在case语句中会有不同选择执行相同操作的情况,为了简化代码,可以将其合并。 以下解答来自百度知道(由于排版问题,有相应修改): verilog reg [1:0]addr_cnt=2'b11; reg read=1'b1; always@(posedge clk_40M) begin add
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posted @ 2016-06-04 11:37 屋中人
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