摘要：
首先要安装express框架 命令行输入 npm install -g express 等待安装完成即可 这里是全局安装express框架 需要设置环境变量NODE_PATH 将express模块路径添加到NODE_PATH中 另外，你需要简单了解路由的概念 比如：baidu.com/file/23 阅读全文
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进过了之前的基础学习，想必大家应该对verilog有了个比较清晰的认识 那么接下来，我们就来撸个神经网络吧！ 首先来介绍一下该神经网络的规格： 使用IEEE标准的32位浮点数运算 网络大小为3*3*3 激活函数使用relu 神经网络为固定结构 使用组合电路，这意味着只要输入一个数据就能瞬间出来结果 阅读全文
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经过了之前的学习 想必各位对verilog应该有了基本的基础 那么，接下来，我们就来造cpu吧！ 我们将写一个简单的单周期cpu 该cpu有一下特点： 32位架构 单周期执行 简洁实用 32位定长指令 有手就行 我称之为 “ant” 内核 就跟蚂蚁一样，“功能弱小”，但也什么能干 我也特地为该cpu 阅读全文
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通信是时序电路的基础之一 要保证信息能够在不同模块直接准确传输 通信协议是保证信息传输的格式要求 那么下面我们就来设计个最简单的 也是最基础的串口通信模块 串口通信时序这里不做介绍 该串口模块的功能描述如下： 波特率9600 停止位1 校验位无 接收字节后将字节加一发送回去 首先是PLL模块 PLL 阅读全文
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经过上一章的了解 组合电路的最大优势就是能直接根据输入进行输出 但其也有很多的缺点：占大量的电路资源，功耗较大，电路固定... 这一次我们来讲基本的时序电路，写一个简单的时序控制电路 再在此基础上将之前的组合电路乘法器改成时序电路 首先我们要来了解下安路FPGA的时钟信号 安路FPGA的外部24Mh 阅读全文
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之前我们学会了如何写一个全加器 有了全加器我们就能制造出16位加法器等众多运算器 接下来我们来写个加法器和乘法器 简单的8位加法器如下： module Adder8( input[7:0] Ai, input[7:0] Bi, input Ci, output Do, output[7:0] Yo 阅读全文
摘要：
上一节我们学习了基本的3-8译码器组合电路verilog写法 这一次我们来点有难度的，写一个整型全加器 在此基础上再写一个单周期无符号整型乘法器 首先从简单的开始：半加器 半加器真值表 A B C 0 0 0 0 1 1 1 0 1 1 1 0 真值表可以写为： C = A xor B 可以看到半加 阅读全文
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数字电路可分为2大类： 组合电路和时序电路 组合电路的输出只取决于它的输入 并能够在一瞬间完成，与之前状态无关 时序电路则是在时钟控制下有条理的运行 受时钟信号和输入的控制，与之前状态有关 之前的点灯程序就是时序电路 现在我们先从组合电路开始学习 写一个简单的3-8译码器 我们已经了解数字电路的基本 阅读全文
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在实际FPGA开发过程中 我们不可能直接将代码烧录进板子里进行测试 一是我们无法观察到其内部逻辑变换 而是万一代码中的逻辑有问题 直接进行甚至会导致芯片损坏 毕竟FPGA无法像单片机那样可以利用串口打印等调试方法 FPGA调试只能靠仿真 依然是拿之前我们写的点灯代码做测试 首先，仿真需要安装mode 阅读全文
摘要：
环境配置好后就正式进入verilog的学习了 先从最简单的点灯开始 我会向你们介绍最基础的数据类型和语法规则 仍然是从我们熟悉的界面开始 转到顶层模块 start中 首先，verilog都是以模块为单位进行编程 模块以 “module” “endmodule” 作为界限 如图既是定义一个模块star 阅读全文