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摘要： Chapter3. 仲裁器专题 导图 本专题内容总结自李虹江老师的IC加油站公众号，李老师的讲的内容十分精彩，除了仲裁器还包括异步FIFO、跨时钟域处理，讲的十分透彻，受益匪浅。 Fixed Priority Arbiter 默认req中最低位的优先级最高 先来最优写法，req & (~(req - 阅读全文

摘要： Chapter8. 单bit信号跨时钟域同步CDC 本章导图 单bit信号慢到快传输 对于电平信号快到慢 由于电平信号高电平时间足够长，因此直接打两拍避免亚稳态是可以的。 对于边沿信号的同步 要将快时钟域的边沿信号提取，同样的，如果边沿信号如果不满足3edge条件依旧会采不到；思路就是打三拍，后两拍 阅读全文

摘要： SystemVerilog time slot 时间片 概要 Regions that are designed to implement correct RTL functionality: Active regions (Active, Inactive and NBA regions - bu 阅读全文

摘要： Chapter1. 同步异步FIFO专题 章节导图 同步FIFO 移位寄存器方法 单指针 module sync_fifo #( parameter DATA_WIDTH = 8 parameter FIFO_DEPTH = 16, ) ( input clk, input rst_n, input 阅读全文

摘要： STA Setup/Hold time 速查手册 时序路径 时序路径起点 模块的input 寄存器的clk端 时序路径终点 模块的output 寄存器的数据输入端D 关键路径 拥有最小松弛的时序路径被称为关键路径。 clock jitter / skew jitter 时钟抖动，就是指两个时钟周期之 阅读全文

摘要： SystemVerilog 随机化约束速查手册 dist关键字权重分布 使用dist关键字来实现权重分布 := 表示范围内每个权重是相同的 :/ 表示权重要均分到范围的每个值 rand int src; constraint c_dist{ src dist {0:/40, [1:3] := 60; 阅读全文

摘要： System Verilog SVA 断言速查手册 基础知识 并行断言的调度机制 在preponed阶段采样稳定的变量值 在observe阶段执行并行断言 在reactive区执行pass/fail语句 assert，property，sequence关系 assertion可以直接包含一个prop 阅读全文

摘要： 时钟分频 前言，本专题属于verilog手撕专题中的一节，思维导图如下，其他专题请见导航 2^n时钟分频 module div_4 ( input clk, input rst_n, output reg clk_out ); reg clk_div2; always @(posedge clk o 阅读全文

摘要： module division ( input [15:0] A, input [7:0] B, output [15:0] result, output [15:0] odd ); reg [15:0] a_reg; reg [7:0] b_reg; reg [31:0] temp_a; reg 阅读全文

摘要： IIC项目复盘 寄存器模块 配置寄存器 指令寄存器 状态寄存器 中断寄存器 iic设计模块概要 设计接口interface APB slave interface iic_master/slave interface iic_debug_interface interrupt interface d 阅读全文