摘要：
if....else语句和case语句的区别： 理论上，if..else语句是串行的逻辑结构，case语句是并行的逻辑结构。但经过编译器优化后 if...else结构也可能被优化为并行结构。 if语句可以不加else部分，但是，在综合后，则会多产生寄存器用于保存if中的逻辑式的值。 同样，若case语句中不加default部分，也会多产生寄存器用于保存if中的逻辑式的值。verilog中一般不用for语句，因为for语句占用的硬件资源比较多，在for语句使用的时候，注意阻塞赋值'='和非阻塞赋值'<='，在always语句中使用非阻塞赋值时，是在alway 阅读全文
2013年11月16日
