怎能平庸

摘要： 等长是PCB设计的时候经常遇到的问题。存储芯片总线要等长，差分信号要等长。什么时候需要做等长，等长约束条件是什么呢？ 首先，等长的作用。由于信号在PCB走线上存在延时，正比于信号线的长度。假设PCB上有两个完全相同的信号，但是布线长度不同。那么发端完全相同的信号在接收端就会由于延时的差异造成两个信号相位的不同。不相关的信号布线差异都不会引起问题。但是如果两根信号有时序要求，那么信号延时就可能造成信号错误。所以有时序要求的信号就会有等长要求。 例如差分信号，两根差分线上的信号是相位完全相反，如果不等长就会造成信号相位偏差，很容易造成错误。尤其是差分信号一般信号幅度都不高，更容易引起问题。所以差分 阅读全文

摘要： LPC2148的USB接上电脑不认，可是接上JLINK就认，怪了！检查之后发现不接JLINK时，2148老是在复位，于是检查复位电路，于是草率地得出一个结论复位芯片max811坏了，于是把它拆下来，复位脚悬空，不接JLINK也可以用了（复位电路都没有，但偶尔不行，以前接上JLINK能用的原因是JLINK强行将LPC2148 reset脚拉高）。后来发现想了想还是觉得不对头，整机供电压不足，1117输出只有2.9伏左右。后来查了查，发现这个max811eus-t阀值电压是3.08V，低于3.08V，RST被拉低，导致LPC2148复位，复位供电电压瞬间回升,CPU工作，CPU工作一小会儿，又导致 阅读全文

摘要： 这些引脚大致分为四个部分，即时钟信号（CLK）、地址总线（A0-A11/BA0-1）、数据总线（DQ0-DQ15）、控制信号（LDQM/UDQM/CS/WE/CAS/RAS/CKE）。 时钟信号在前面已经做过约束，即FPGA器件内部定义为sdram_clk的引脚，对于SDRAM芯片而言这是一个外部输入（FPGA输出）的时钟信号。控制信号中LDQM/UDQM分别控制数据总线的低字节和高字节是否有效，通常均拉低，表示高低字节的数据都有效；CS是片选信号，WE是写选通信号，CAS是列选通信号，RAS是行选通信号，CKE是时钟有效信号，这五个信号的不同电平组合（满足一定时序要求）构成了不同的SDRAM 阅读全文

摘要： 导通时载流子为电子的就是n沟道mos,为空穴的就是p沟道mos载流子永远从源到漏,电子载流子从低电势到高电势,空穴从高电势到低电势因此nmos电压源低漏高,pmos电压源高漏低 阅读全文

摘要： 定常系统。假定某个系统的输入为x(t),相应的输出为y(t)。当输入经过t’的延时后，即输入为x(t+t’)时，若输出也相应地延时t’，即输出y(t+t’)，那么这个系统即为定常系统。系统的输出与延时无关。横截条件一个动态最优化的问题，一阶条件是最优化的必要条件，满足一阶条件的解不一定是最优解，但是如果同时也满足横截性条件，那么我们找到的这个解就可以断定为最优解。哈密顿方程，正则方程，哈密顿函数经典力学中一组描写系统运动的一阶微分方程组。是W.R.哈密顿于1834年提出的，又称哈密顿方程或正则方程。哈密顿正则方程为 (1)式中H称为哈密顿函数,是广义动量pi和广义坐标qi及时间t的函数。正定二 阅读全文

摘要： 我们在汉语中可以说“这是书”“那是笔”等，而不一定要说成“这是一本书”“那是一支笔”等，也就是说，其中的“一本”“一支”等经常可以省略，但在英语中就完全不同了，我们只能说：This is a book. / That is a pen.而绝不可以说：This is book. / That is pen.这是许多初学英语的人感到困惑的地方。 “of+名词”结构 与名词所有格用法相似的还有“of+名词”结构，从某种意义上说，它也是一种所有格，并且在通常情况下，由-’s构成的所有格都可以转换成“of+名词”结构。如： I heard a man’s voice.=I heard the vo... 阅读全文

摘要： To the tune of 有总计的意思Higher energy production in the states is boosting people's energy bottom line to the tune of $1200 per household per month. 这些州增加能源产量，让每户居民每个月的收入多了1200美元。Stumbling block 意思是障碍物，绊脚石。M: "If there's any possibility of working overtime, we're going to have to get a 阅读全文

摘要： if....else语句和case语句的区别： 理论上，if..else语句是串行的逻辑结构，case语句是并行的逻辑结构。但经过编译器优化后 if...else结构也可能被优化为并行结构。 if语句可以不加else部分，但是，在综合后，则会多产生寄存器用于保存if中的逻辑式的值。 同样，若case语句中不加default部分，也会多产生寄存器用于保存if中的逻辑式的值。verilog中一般不用for语句，因为for语句占用的硬件资源比较多，在for语句使用的时候，注意阻塞赋值'='和非阻塞赋值'<='，在always语句中使用非阻塞赋值时，是在alway 阅读全文

摘要： testbench的代码在modelsim检测语法及编译，如果有错误可在modelsim中的view->transcript中查看testbench中的verilog是并行和串行并存的语言forever#10 inclk=~inclk;#10000 $finish;和#10000 $finish;forever#10 inclk=~inclk;将是不同的仿真结果，因为在第二部分#10000 $finish;未执行完成之前forever语句是无效的。而#10000 $finish;执行完后整个仿真就结束了仿真时，在.v文件中的递增量要赋初始值，否则其仿真时为未知状态。reg outclk, 阅读全文