摘要：
写了个spi module，怎么测都不过，没办法，回头来做行为仿真。学习写testbench使用的是下面的文档，来自某FPGA制造商文档：/Files/pied/verilog_testbench_primer.pdf区别与verilog HDL代码，主要留意以下内容：1,语言本身支持的特征和可综合的代码是两回事，不是所有verilog语言都可以转化为硬件的。2,testbench作为top module，不需要任何输入和输出。3,在testbench module中将要测试的模块例化为dut（名字可以任起），input要是reg类型，output要是wire类型，inout是reg。4,in 阅读全文