摘要：
一个典型的使用ISE设计的数字系统一般包含以下步骤:工程的建立模块设计设计综合和查看综合结果 工程设计仿真分频器的设计用户约束的添加和设计是实现布局布线结果查看设计下载到FPGA芯片PROM文件的生成和下载到PROM中源文件类型如上图，在添加新的源文件时候，会根据我们目的的不同选择... 阅读全文
摘要：
所谓综合，就是讲HDL语言、原理图等设计输入翻译成由与、或、非们和RAM、触发器登记本逻辑单元的逻辑连接（即网表）。并根据目标和要求（约束条件）优化生成的逻辑连接。ISE-XSTXST是Xilinx公司自己的综合（Synthsize）工具。当我们完成输入、仿真以及管脚分配之后就可以... 阅读全文
摘要：
过程块always过程块模板：always @()begin //过程赋值 //if语句 //case语句 //while、repeat、for语句 //task、function调用end当敏感信号表达式的值改变时候，就执行一遍块内语句。同时al... 阅读全文
摘要：
并行块在测试中经常会用到 fork...join块。使用并行块能表示以同一个时间起点算起的多个时间的运行，并行的执行复杂的过程结构，如循环或任务。egmodule inilne_tb;reg [7:0] data_bus; initial fork data... 阅读全文
摘要：
本文介绍在ISE开发环境下，由两个16bit加法器构成的、可以完成4个16bit输入的18bit输出加法器。IP核IP Core就是预先设计好、经过严格测试和优化过的电路功能模块，如乘法器、FIR滤波器、PCI接口等，并且一般采用参数可配置的结构，方便用户根据实际情况来调用这些模块... 阅读全文
摘要：
基础知识Test bench即Verilog需要编写的测试文件。在module设计完成、综合之后我们需要通过测试文件完成对设计module的测试。Test bench大致分为下面三个部分:时钟控制 clock control一般采用always实现实例化instantiate要测试... 阅读全文
摘要：
所谓实现（Implement）是将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。实现主要分为3个步骤：翻译（Translate）逻辑网表，映射（Map）到器件单元与布局布线（Place & Route）。... 阅读全文
摘要：
在Verilog HDL 模型中，所有时延都用单位时间表述。使用`timescale 编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。`timescale编译器指令格式为：timescale time_unit / time_precision - ti... 阅读全文