2016年3月25日
Verilog HDL笔记
摘要： 模块模块介绍模块是Verilog HDL语言的基本单元，数字系统是用模块的形式来描述。模块是描述某个设计的功能、结构和其他模块通信的外部端口。 Verilog HDL中的各个模块是并行运行的模块可以调用其他模块的实例 模块结构module () 端口说明（input，ou... 阅读全文
posted @ 2016-03-25 10:42 窗外临街 阅读(710) 评论(0) 推荐(0) 编辑