2021年12月21日
verilog和VHDL混合编译仿真
摘要： 在实际项目中，由于项目经历了较多的版本更迭或者设计人员的技术水平限制，有些时候难免有使用到verilog的代码和VHDL代码共同存在一个项目中的情况，那这个时候我们要怎样进行混合编译仿真验证呢？这里以使用vcs工具编译verdi查看波形为例： 如果我们设计代码是vhdl版本的，但是还想使用更高级的代 阅读全文
posted @ 2021-12-21 10:38 验证cc 阅读(3751) 评论(0) 推荐(0) 编辑