初步写了一个1port-ram模块写信号WREN的信号产生模块，输入27MHz时钟，CPURD信号。输出108MHz时钟和WREN信号。见下图：
要求WREN信号在27MHz的最后1/4有效。当CPURD信号有效时，WREN无效。
2012-11-5 对模块进行了更改：对wren信号时序更改，避免统计出错；增加了clearram信号，用于统计完成后对ram清零。见下图：
posted on 2012-10-26 17:13 万里-先生 阅读(155) 评论(0) 编辑 收藏 举报
