摘要：
1.CRC校验原理 对于一个给定的（n,k）码，可以证明存在一个最高次幂为m=n-k的多项式G(x)。根据G(x)可以生成K位信息的校验码，而G(x)叫做这个CRC码的生成多项式。 校验码的具体生成过程为：假设要发送的信息用多项式C(X)表示，将C(x)左移m位（可表示成C(x)*2m），这样C(x 阅读全文
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手撕代码——2022乐鑫数字芯片提前批笔试：代码题2 题目：使用Verilog/SV撰写如下功能模块；求输入信号序列din在din_vld为高电平的时间段内的次小值和次小值出现的次数。接口声明如下： module sec_min( input clk,//时钟 input rst_n,//复位 in 阅读全文
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手撕代码——异步FIFO module asynfifo ( input rd_clk, input wr_clk, input rst_n, input rd_en, input wr_en, input [7:0] datain, output reg empty, output reg ful 阅读全文
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手撕代码——同步FIFO module synfifo( input clk, input rst_n, input rd_en, input wr_en, output reg full, output reg empty, input [7:0] datain, output reg [7:0] 阅读全文
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奇偶分频电路verilog代码 1.偶数分频器 偶数分频器只要在计数器为N/2-1时反转输出就行 //4分频器 module clk_div( input clk, input rst_n, output reg clk_div4 ); reg [3:0]count; parameter N=4;/ 阅读全文
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1.关键路径的基础 关键路径通常指在同步逻辑电路中，组合逻辑时延最大的路径。关键路径能过对设计性能起到决定性的影响。 采用静态时序分析（STA）能找出逻辑电路的关键路径，通过查看静态时序分析报告可以确定关键路径。 对关键路径进行时序优化可以提高设计性能，对同步逻辑最常用的优化方式包括pipeline 阅读全文
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世界三大EDA厂商一般指的是Cadence, Synopsys, Mentor Graphics。 数字IC前端设计以RTL设计为起点，以生成可以布局布线的网表为终点；主要是实现用设计的电路实现想法；前端设计主要包括：基本的RTL编程和仿真，IC系统设计、功能验证、综合、静态时序分析、逻辑等值验证。 阅读全文