2014年11月20日
一种简单的软件延时
摘要： verlog语言reg [1:0] Filter_cnt = 2'b11;reg RxD_bit = 1'b1;always @(posedge clk)if(OversamplingTick)begin if(RxD_sync[1]==1'b1 && Filter_cnt!=2'b11) Fil... 阅读全文
posted @ 2014-11-20 20:57 qlip 阅读(290) 评论(0) 推荐(0) 编辑