(筆記) 如何使用$width? (SOC) (Verilog)
摘要：
$width是Verilog所提供的專門用來做timing check的system task，可以檢查一個edge transition到另外一個相反的edge transition的時間長度是否符合規格需求，若pulse width小於我們所指定的需求，將產生violation warning。 阅读全文
posted @ 2009-07-15 23:31 真 OO无双 阅读(11468) 评论(0) 推荐(0) 编辑
