(筆記) d-ff的幾種寫法 (SOC) (Verilog)
摘要：
Verilog除了synthesizable RTL外，也提供non synthesizable的寫法，用來寫testbench。 阅读全文
posted @ 2009-07-12 17:10 真 OO无双 阅读(7818) 评论(2) 推荐(0) 编辑
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