随笔分类 -  Verilog

摘要：Quartus II內的SignalTap II是debug Verilog很好的工具，不過似乎有時無法顯示reg的值，我發現一個小技巧可解決這個問題。 阅读全文

摘要：之前使用過組合電路實現無號數與有號數的乘加運算，本文我們使用循序電路配合管線(Pipeline)實作無號數的乘加運算。 阅读全文

摘要：Verilog雖然為硬體描述語言，亦提供讀取/寫入文字檔的功能。 阅读全文

摘要：DE2預設為50MHz，在寫Testbench時，該如何產生50MHz的時脈(clock)呢? 阅读全文

摘要：很多讀者要我推薦Verilog入門書籍，這一本薄書是我最喜歡的。 阅读全文

摘要：假如能重新來過讀大一，你會怎麼讀呢?以下是我對學弟學妹的建議。 阅读全文

摘要：有號數(signed operation)由於需要2's complement，所以乘加運算方式和無號數(unsigned operation)不同，該如何實現這兩種運算呢? 阅读全文

摘要：Verilog初學者最常見的問題：『什麼時候該用wire?什麼時候又該用reg?』 阅读全文

摘要：轉貼自陳碩 的Verilog与C++的类比 1. Verilog中的module对应C++中的class。它们都可以实例化。例如可以写一个FullAdder module，表示全加器这种器件。 module FullAdder(a, b, cin, sum, cout); input a, b, cin; output sum, cout; assign {cout, sum}... 阅读全文

摘要：C比HDL早出來，十年前HDL的出現，是硬體設計的一大進步。 阅读全文

摘要：很多人用C/C++的方式去寫HDL，但HDL只是一種硬體『描述』語言而已。 阅读全文

摘要：今天上第一堂課(其實我在大學部就修過了，現在是去重新旁聽)，老師一直強調：『硬體重視的是速度和成本』，這和軟體思維差異頗大，也使我想用OO來設計硬體的理想更添加變數。 阅读全文

摘要：我們常說利用硬體來加速軟體，到底硬體是如何加速的呢? 阅读全文

摘要：以前一直以為物件導向技術只用在純粹的軟體開發而已，但當我大三修硬體描述語言Verilog，大四修SoC概論時，直覺告訴我『物件導向』及『軟體工程』等技術應該可以用在SoC開發上，但我並不是很確定將這種軟體的技術用在硬體是否恰當。 阅读全文