Verilog - 随笔分类(第3页) - 真 OO无双

(原創) 如何設計電子鐘(I)? (SOC) (Verilog) (DE2)

摘要：學會計數器與除頻電路後，就能以這兩個電路為基礎，設計一個電子鐘，並可自行調整目前時間。阅读全文

posted @ 2008-07-27 17:50 真 OO无双阅读(24274) 评论(3) 推荐(0) 编辑

(原創) 如何以10進位顯示8位數的七段顯示器? (SOC) (Verilog) (DE2)

摘要：七段顯示器在DE2可當成Verilog的console，做為16進位的輸出結果。阅读全文

posted @ 2008-07-20 10:47 真 OO无双阅读(8775) 评论(7) 推荐(0) 编辑

(原創) 博客園正式支援Verilog語法著色功能 (SOC) (Verilog)

摘要：以前在貼Verilog代碼時，都只能挑C++或者C#的語法著色，但兩者的keyword畢竟不太一樣，透過dudu的幫助，我將Verilog 2001的keyword加上了，現在博客園也能漂亮的顯示Verilog代碼了!! 阅读全文

posted @ 2008-07-19 16:44 真 OO无双阅读(1762) 评论(3) 推荐(0) 编辑

(原創) 哪一個計數器才會出現9呢? (SOC) (Verilog)

摘要：一個很簡單的題目，考驗你的觀念清不清楚... 阅读全文

posted @ 2008-07-18 20:53 真 OO无双阅读(6038) 评论(3) 推荐(1) 编辑

(筆記) 更快更好的判斷奇數偶數的小技巧 (C/C++) (C) (SOC) (Verilog)

摘要：要判斷奇數偶數，我們都會想用%，最近在Verilog發現一個小技巧... 阅读全文

posted @ 2008-07-17 15:55 真 OO无双阅读(9741) 评论(9) 推荐(0) 编辑

(筆記) 如何設計計數器? (SOC) (Verilog) (MegaCore)

摘要：計數器是循序電路最基本的應用，將來可以用此設計除頻器。阅读全文

posted @ 2008-07-13 23:33 真 OO无双阅读(45996) 评论(3) 推荐(0) 编辑

(筆記) 如何設計一個簡單的ALU電路? (SOC) (Verilog) (MegaCore)

摘要：以always與case多工器設計一個簡單的ALU電路。阅读全文

posted @ 2008-07-12 23:08 真 OO无双阅读(12598) 评论(1) 推荐(0) 编辑

(原創) Verilog testbench建議的coding style (SOC) (Verilog)

摘要：撰寫testbench所歸納的心得。阅读全文

posted @ 2008-07-12 21:36 真 OO无双阅读(6379) 评论(0) 推荐(0) 编辑

(筆記) Verilog module建議的coding style (SOC) (Verilog)

摘要：module內有很多東西，什麼該寫在前面?什麼該寫在後面呢? 阅读全文

posted @ 2008-07-12 15:47 真 OO无双阅读(10933) 评论(0) 推荐(1) 编辑

(筆記) 如何設計4位元的加法器? (SOC) (Verilog) (MegaCore)

摘要：基本的4位元加法器，使用Verilog與megafuction實現。阅读全文

posted @ 2008-07-11 21:30 真 OO无双阅读(23416) 评论(3) 推荐(0) 编辑

(筆記) initial的幾個特色 (SOC) (Verilog)

摘要：雖然說RTL不會用到initial，但寫testbench時一定會用到initial。阅读全文

posted @ 2008-07-10 23:46 真 OO无双阅读(5774) 评论(0) 推荐(1) 编辑

(筆記) 如何設計5位元的8對1多工器? (SOC) (Verilog) (MegaCore)

摘要：基本的8對1多工器，使用Verilog與megafunction實現。阅读全文

posted @ 2008-07-10 22:31 真 OO无双阅读(5721) 评论(1) 推荐(0) 编辑

(原創) 如何使用參數式模組? (SOC) (Verilog) (C/C++) (template)

摘要：Verilog一向不在語法上耍花槍，參數式模組的寫法，算是Verilog最奇特的寫法，在C與C++也沒有。阅读全文

posted @ 2008-07-09 22:50 真 OO无双阅读(55220) 评论(1) 推荐(0) 编辑

(原創) vector的part select寫法 (SOC) (Verilog)

摘要：vector型態可作bit select與part select，但part select有一種較為罕見的寫法。阅读全文

posted @ 2008-07-07 16:33 真 OO无双阅读(8867) 评论(0) 推荐(0) 编辑

(筆記) Continuous Assignment的幾個特色 (SOC) (Verilog)

摘要：continuous assignment用來描述組合邏輯，有幾個思維和C語言不太一樣。阅读全文

posted @ 2008-07-07 15:47 真 OO无双阅读(4300) 评论(0) 推荐(0) 编辑

(筆記) 如何使用blocking與nonblocking assignment? (SOC) (Verilog)

摘要：blocking與nonblocking是學習Verilog一個重要的關卡，若能掌握這四個原則，基本上就不會用錯。阅读全文

posted @ 2008-07-05 11:48 真 OO无双阅读(32334) 评论(0) 推荐(0) 编辑

(筆記) 如何使UltraEdit支援Verilog語法顯示? (SOC) (Verilog) (UltraEdit)

摘要：UltraEdit預設沒有支援Verilog語言，該如何讓UltraEdit顯示出Verilog的語法關鍵字呢? 阅读全文

posted @ 2008-07-01 15:06 真 OO无双阅读(9307) 评论(8) 推荐(0) 编辑

(原創) 由C語言學習Verilog的思維轉換 (C/C++) (C) (IC Design) (Verilog)

摘要：Verilog由於在語法上向C靠攏，若熟悉C語言，學Verilog倍感親切，但也由於語法類似，若把Verilog當成C語言來思考，怎很難抓到硬體的精神。阅读全文

posted @ 2008-06-17 21:04 真 OO无双阅读(16688) 评论(4) 推荐(1) 编辑

(原創) 如何使用integer型別? (IC Design) (Verilog)

摘要：在C/C++或任何程式語言，integer是最常用的型別之一，但在Verilog大部分用的都是wire和reg，很少用到integer，該如何正確地使用integer呢? 阅读全文

posted @ 2008-05-27 16:00 真 OO无双阅读(31646) 评论(3) 推荐(1) 编辑

(原創) 如何以16進位顯示8位數的七段顯示器? (SOC) (Verilog) (DE2)