摘要：
本次设计源码下载地址：http://download.csdn.net/detail/noticeable/9915523 课程目标：学习调用quartus II 软件的FIFO(先进先出)IP核，并通过仿真，了解其时序。 实验现象：通过quartus II 调用FIFO IP核，并进行不同形式的配 阅读全文
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本次设计的工具和源码在：http://download.csdn.net/detail/noticeable/9914766 课程目的：调用quartus II提供的rom（read only memory）进行系统项目设计 实验现象：将一组固定的波形数据以MIF的格式存储于fpga中使用IP核构建 阅读全文
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本次设计源码地址：http://download.csdn.net/detail/noticeable/9914173 实验现象：通过串口将数据发送到FPGA 中，通过quartus II 提供的in system memory content editor 工具查看RAM中接收到的数据，当需要是， 阅读全文
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首先建立一个空的vison列表 添加图形和连接线 托选一个矩形块到操作台上，并进行底色填充 选择有向线段1拖到矩形模块上，此时有向线段1会自动吸附到矩形的中点处。 此时按下图操作即可取消，自动吸附 托选线段到自己希望放置的位置后，按如下操作将其改为箭头并更改线宽 、 选择线条更改线条相关属性 这样， 阅读全文
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点击标题即可进入相关随笔. DE-SOC开发板VrilogHDL开发相关部分： （本过程需要Verilog HDL 的基本语言基础） 1、FPGA的发展史及FPGA 的基础架构 2、首先看一下友晶DE-SOC开发板的user manual 3、用VerilogHDL设计一个与门逻辑，并进行前仿和后仿 阅读全文
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本次设计的源码在http://download.csdn.net/detail/noticeable/9912383 下载 实验目的：通过uart通讯协议的编写，了解FPGA的通讯协议编写的方法。 实验现象：FPAG可以通过USB转TTL工具向电脑收发数据。 相关知识点：1、uart通讯协议是什么及 阅读全文
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由于本文的工程相对较大，文件的代码压缩后传到CSDN,其中本文的设计源码为test9，所用quartus版本好位quartus15.1，链接如下http://download.csdn.net/detail/noticeable/9909850 设计目的： 选择四个按键， 通过按键使数码管数据可以稳 阅读全文
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数码管的基本原理 关于数码管，一个单个的数码管可以看做是多个led灯的集合，如下图所示 其中的8和。都是LED组成的，通过引脚上电即可点亮不同的LED然后组成不同的数字，这个过程在数码管的设计中叫做段选。 在多个数码管的情况下，需要选择哪个数码管点亮，这个在数码管设计中称作位选，多个数码管可以通过位 阅读全文
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状态机机制是流水线设计的重要内容，本文此次通过一个具体例子来详细进行讲解。 设计任务： 建立工程，设计代码 module flag(clk,rst_n,data_in,led); input clk,rst_n; //clk50M,rst_n低电平复位 input [7:0]data_in; out 阅读全文
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阻塞赋值与非阻塞赋值 阻塞赋值的一般表达式为：目标变量名=驱动表达式 阻塞赋值是一种理想化的数据传输，赋值立即发生，不存在延时行为 非阻塞赋值一般表达式为：目标变量名<=驱动表达式 非阻塞赋值比较接近真实的电路工作状态，应为他从综合的角度考虑到了延时和并行性。 在过程启动中，非阻塞赋值使三条语句同时 阅读全文