摘要：1. CPU0 BOOT CPU1 BOOT 通过IPC互相通信2. CPU1 BOOT 完后，loop，等待IPC from CPU03. cpu0 写IPC通知CPU1，cpu1 执行 阅读全文
Nand Flash与Nor Flash的区别
2015-02-02 11:03 by NJSEU, 220 阅读, 0 推荐, 收藏, 编辑
摘要：区别：http://zhidao.baidu.com/question/1068445.html?qbl=relate_question_0&word=Serial%20Flash%20%D3%EBNand%C7%F8%B1%F0Nand Flash原理：http://blog.chinaunix.... 阅读全文
ARM 嵌入式中断
2015-01-30 15:05 by NJSEU, 282 阅读, 0 推荐, 收藏, 编辑
摘要：1. SATA中断要打开，挂在fiq上（通过cpu中断的fiq中断enable位，对sata中断使能），2。外设及GPIO中断打开，挂在irq上（通过cpu中断的irq 的enable位对其使能），3. 在中断处理向量中，fiq及irq分别调用对应中断处理函数；4. 当对应的中断产生后，这样，就会调... 阅读全文
各行业利润对比
2015-01-29 16:16 by NJSEU, 249 阅读, 0 推荐, 收藏, 编辑
摘要：http://www.forbeschina.com/review/201405/0033076.shtmlhttp://www.forbeschina.com/review/list/002179.shtmlhttp://www.fortunechina.com/fortune500/ 阅读全文
cache与SDRAM
2015-01-29 14:56 by NJSEU, 928 阅读, 0 推荐, 收藏, 编辑
摘要：hugohonghugohong本版等级：#2得分：20回复于： 2009-04-19 21:51:03牛人说的，拿出来分享一下：cache是高速缓冲,解决高速cpu和相对低速sdram的速度瓶颈而设计的,也知道cache是SRAM,这个SRAM不同于我们挂在51外部总线的SRAM,那个sram速度... 阅读全文
下载论文
2014-12-08 15:10 by NJSEU, 138 阅读, 0 推荐, 收藏, 编辑
摘要：http://www.ucdrs.net/admin/union/index.do 阅读全文