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摘要： Vivado的各个版本的安流程其实都差不多，本教程用Vivado2016.4为例进行安装，同样适用于之前和之后的各个版本。 下载好安装包后打开，双击xsetup.exe运行安装程序 弹出的窗口，提示现在最新的版本是Vivado2017.4，点击get latest进行下载安装，点击contine继续 阅读全文

摘要： FPGA公司主要是两个Xilinx和Altera（现intel PSG），我们目前用的ISE是Xilinx的开发套件，现在ISE更新到14.7已经不更新了，换成了另一款开发套件Vivado，也是Xilinx的产品，intel的开发套件是Quartus II系列，我们实验室这两款公司的开发板都有，不过 阅读全文

摘要： 博主之前写过一篇文章来谈论如何高效的编写Verlog HDL——菜鸟版，在其中主要强调了使用Notepad++来编写Verilog HDL语言的便捷性，为什么说是菜鸟版呢，因为对于新手来说，在还没有熟悉软件和硬件描述语言的时候，使用Notepad++不需要学习成本，几分钟就能用好，利用其中一些功能， 阅读全文

摘要： 使用Vivado2017.3自定义IP Core。通常情况下，我们做设计采用模块化设计，对于已经设计好的一部分模块功能，就可以直接拿来调用，IP Core就是这样来的，一般来说我们看不到IP Core的源码，这也是Xilinx为了保护作者知识产权，对IP Core进行加密。对我们开发者而言，我们也可 阅读全文

摘要： HDMI是（High Definition Multimedia Interface）的缩写，意思是高清晰度多媒体接口，是一种数字化视频/音频接口技术，适合影像传输的专用型数字化接口，可同时传送音频和影像信号，最高数据传输速度为48Gbps（2.1版），HDMI相较于VGA接口，它传输的信息量大，色 阅读全文

摘要： 本站点博客将逐步迁移至http://ninghechuanblogs.cn/ 本篇要分享的是基于Xilinx FPGA的视频图像采集系统，使用摄像头采集图像数据，并没有用到SDRAM/DDR。这个工程使用的是OV7670 30w像素摄像头，用双口RAM做存储，显示窗口为320x240，而且都知道76 阅读全文

摘要： 工欲善其事，必先利其器。在使用Vivado自带的仿真软件仿真的时候，相对于更优秀的仿真工具Modelsim，效率低了很多，为了更高效的开发，我尝试着用Vivado级联Modelsim仿真，但是级联后还是有一些不方便，所以我便直接使用Modelsim独立仿真，但是对于IP Core的话，就需要添加Vi 阅读全文

摘要： 前言：状态机大法好，状态机几乎可以实现一切时序逻辑电路。 有限状态机（Finite State Machine， FSM），根据状态机的输出是否与输入有关，可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关和Mealy型状态机不仅与现态有关，也与输入有关，所以会受到输 阅读全文

摘要： 消失了好久，没有写文章，也没有做笔记，因为最近再赶一个比赛，时间很紧，昨天周六终于结束了，所以趁着周末这会儿有时间，写点东西，记录下来。首先我学习FPGA才一年多，我知道自己没有资格谈论一些比较深层次的问题，对于这个行业来说可能我才是一直脚踩在门外面。所以这篇文章是写给一些刚开始学习FPGA、Ver 阅读全文

摘要： 本篇实现Arduino与FPGA交互，当然也没有什么新的协议，还是基于串口通讯，现在学一个串口通信基本上可以驱动大多数模块了，而且和各种单片机无缝数据交互，Arduino由于其强大的库函数支持，在实现很多事情上会方便很多，比如串口通讯，Arduino就两行的代码，Verilog至少也得上百行，但是从 阅读全文