10 2018 档案
摘要：题目：数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右
阅读全文
摘要：题目：多时钟域设计中，如何处理跨时钟域 题目：编写Verilog代码描述跨时钟域信号传输，慢时钟域到快时钟域 题目：编写Verilog代码描述跨时钟域信号传输，快时钟域到慢时钟域 跨时钟域处理从快时钟域到慢时钟域，如果是下面第一个图，clkb则可以采样到signal_a_in，但是如果只有单脉冲，如
阅读全文
摘要：题目：简述建立时间和保持时间，作图说明 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 题目：最小周期计算 Tco：寄存器更新延迟。clock ou
阅读全文
摘要：FPGA&数字IC笔面试常考系列 题目：简述ASIC设计流程，并列举出各部分用到的工具。 ASIC开发基本流程 芯片架构，考虑芯片定义、工艺、封装 RTL设计，使用Verilog、System Verilog、VHDL进行描述 功能仿真，理想情况下的仿真 验证，UVM验证方法学、FPGA原型验证 综
阅读全文
