2018年4月11日
基于Verilog HDL的超前进位全加器设计
摘要： 通常我们所使用的加法器一般是串行进位，将从输入的ci逐位进位地传递到最高位的进位输出co，由于电路是有延迟的，这样的长途旅行是需要时间的，所以为了加快加法器的运算，引入了超前进位全加器。 全加器的两个逻辑表达式 sum = a ^ b ^ cin; co = a & b | (a ^ b) & ci 阅读全文
posted @ 2018-04-11 21:50 NingHeChuan 阅读(7121) 评论(0) 推荐(0) 编辑