摘要： 方案一、只把激励源当成一个译码器，对于设置的参数进行二进制译码 如下图所示： 在verilog-a模块中例化一个参数 可以ADE L中使用，如果需要该参数实现从0到1023的改变，使用ADE L的动态参数或者参数扫描功能即可。 下面静态演示一下模块的使用： Schematic 电压设置为1.1V 为 阅读全文

摘要： 基于ColsonZhang/VerilogA-Wave-Generator库进行改进： 在此感谢原作者，提供了生成波形的思路和代码。 本版本具体改进点如下： 1.波形播放完后不再重复播放，而是停在最后一个码字 2.增加了可配置的上升时间和下降时间 使用方法： 1.将以下三个文件保存到同一文件夹，并安 阅读全文

摘要： 阅读全文

摘要： An essential part of timing analysis is to accurately specify clocks and clock effects, such as latency and uncertainty. You can specify, report, and 阅读全文

摘要： Timing Analysis in the Design Flow 设计流程中的时序分析 在设计流程的不同阶段，时序分析有不同的目的。在DC中，时序驱动着用于综合的库单元的选择以及数据路径中的组合逻辑之间的寄存器的分配。在ICC中，时序驱动着单元的布局和互连线的布局，以实现关键路径上的延迟最小化。 阅读全文

摘要： 很多时候，需要把VCS仿真的波形导入到Modelsim中进行观察，这个时候无法直接查看，因为Modelsim只支持.wlf波形文件，所以需要做格式转换。 VCS仿真后的波形可保存为VCD（value change dump：值变转储）文件，是ASCII格式，该文件包含设计中指定变量的取值变化信息。包 阅读全文

摘要： 延迟计算 Delay Calculation 要找到时序路径的裕量，分析工具必须确定发射时钟边沿的到达时间、捕获时钟边沿的到达时间，以及从路径的起点到端点的延迟。为了找到发射时钟边沿的到达时间，该工具计算从原始源时钟到发射触发器的时钟输入端的延迟。类似地，为了找到捕获时钟边沿的到达时间，该工具计算从 阅读全文

摘要： 时钟 Clocks 为了进行时序分析，你必须指定时钟的周期或者设计中使用的时钟，以及可能的过渡时间，波形，延迟，不确定性，相对偏移，以及其他时序特性，如图1-9所示。时序分析将以上所有的时序特性考虑在内，以确定每种时序检查的最坏可能情形。指定时钟的命令叫做create_clock. To perfo 阅读全文

摘要： 时序路径 Timing Paths 时序分析工具寻找并检查设计中所有的时序路径，每个路径有一个起始点和一个终止点。起始点是在设计中数据被时钟沿触发的端点。数据在路径中上经过组合逻辑传播，并在终止点上被另一个时钟沿捕获。 The timing analysis tool finds and analy 阅读全文

摘要： Introduction to Synthesis Timing（1） RTL综合时序介绍（1） Static timing analysis is a method of validating the timing performance of a design bychecking all po 阅读全文