【原创】case、casez和casex谁是谁
摘要：
在Verilog中case语句经常用于多分支表决的结构,case后的表达式会与各分支表达式“全等”那么对应的分支会被执行.其基本结构如下： case(expression) expr1 : statement_or_null; … exprn : statement_or_null; default 阅读全文
posted @ 2021-07-31 09:26 nanoty 阅读(722) 评论(0) 推荐(0) 编辑