【原创】关于setup和hold的深入浅出【Verilog】
摘要：
Abtract 在后仿真过程中经常会遇到关于setup和hold violation的问题，但是关于setup和hold time的产生原因和由来很少有人细究。 本文将对setup和hold的实质简要归纳总结，如有不当，敬请指教。Introduction1.触发器原理 上图为触发器的简要示意图。T1和T4同时导通，T2和T3同时导通，且T1、T4和T2、T3导通状况互反。其中T1、T2、T3、T4均为传输门（关于传输门可以翻看相关电路方面资料，这里暂不涉及具体内容），均为电平敏感，所以所谓的时钟跳变可以理解为高低电平的相互跳变所致。而电路中实际的延时信息主要由于电信号导通... 阅读全文
posted @ 2013-04-16 23:12 nanoty 阅读(3970) 评论(0) 推荐(1) 编辑