vscode verilog 开发环境

1.自动格式化 这个给你配置的明明白白
https://blog.csdn.net/qq_18294411/article/details/125723583

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1. 首先在插件中心安装这款插件：SystemVerilog and Verilog Formatter

[SystemVerilog and Verilog Formatter - Visual Studio Marketplace](https://marketplace.visualstudio.com/items?itemName=bmpenuelas.systemverilog-formatter-vscode)

2. 下载verible。verible是谷歌提供的一块verilog工具，我们主要使用它的代码格式化工具。

[https://github.com/google/verible](https://github.com/google/verible)

根据自己的操作系统下载对应版本，解压后将二进制文件所在目录添加到系统路径即可。



 3. 打开插件的设置选项，选择自己的操作系统，即可开始使用。使用方法是，在代码编辑页面按下alt+shift+F。



 附注：

经过上面的设置，已经可以实现基本功能了。但是默认情况下，各种代码段的格式化方式是从已有代码中自动推断的，这不太符合我的使用习惯，我希望代码中的端口声明、赋值等，全部实现对齐。这可以通过自定义参数实现。具体内容可以参考：

verible/verilog/tools/formatter at master · chipsalliance/verible · GitHub

下面放上我自己用的参数，可以实现大部分常用代码段实现对齐。

--column_limit=300 --indentation_spaces=2 --assignment_statement_alignment=align --named_port_alignment=align  --port_declarations_alignment=align --module_net_variable_alignment=align

2. 语法检查 tb文件生成https://blog.csdn.net/Dylanstiles/article/details/116333238

3. 文件 > 首选项 > 配置用户代码片段

	"Always_rst_n": {
		"prefix": "always",
		"body": [
			"always @(posedge clk or negedge rst_n) begin",
			"  if(!rst_n)",
			"    begin",
			"      //...",
			"    end",
			"    else begin",
			"      //...",
			"    end",
			"end"
		],
		"description": "always(pos clk or neg rst_n)"
	}