摘要：
pins和ports区别 ports是current design(top hierachy)的IO pins是例化的模块或cell的IO ports/pins 阅读全文
摘要：
analyze&elaborate 用法 analyze -format verilog {TOP.v module_A.v module_B.v} elaborate TOP analyze 读取source code(verilog/vhdl) 检查语法 HDL转化为二进制文件 设定define 阅读全文
摘要：
保存database 1.编译前保存database 保存hierarchy ddc write -f ddc -hier -out ddc/gtech.ddc 保存各模块ddc write -f ddc -out TOP.ddc(default)(current_design) write -f 阅读全文
摘要：
层次化设计 层次化设计 将各个功能模块分散在不同的.v文件中，top hierachy文件将submodule整合起来，成为一个完整的design。 层次化设计读取 分别读取rtl文件，最后一个文件作为current_design rtl list，第一个文件作为current_design cur 阅读全文
摘要：
synthesis建立和保存 rtl综合过程 start-up file 启动dc后，会按照下图所示顺序依次执行.synopsys_dc.setup文件。 .synopsys_dc.setup中定义了一些alias命令，source common_setup.tcl和dc_setup.tcl. 启动 阅读全文