analyze&elaborate

analyze&elaborate

  1. 用法

    analyze -format verilog {TOP.v module_A.v module_B.v}
elaborate TOP

    image.png

  2. analyze

    • 读取source code(verilog/vhdl)

    • 检查语法

    • HDL转化为二进制文件

    • 设定define_design_lib，将文件放到子文件

  3. elaborate

    • 读取二进制文件，生成gtech文件
    • 设定current_design
    • link and auto-load specified design
posted @ 2021-05-30 14:27  MOVIT  阅读(625)  评论(0)  编辑  收藏  举报