摘要： 一、前言 FPGA以擅长高速并行数据处理而闻名，从有线/无线通信到图像处理中各种DSP算法，再到现今火爆的AI应用，都离不开卷积、滤波、变换等基本的数学运算。但由于FPGA的硬件结构和开发特性使得其对很多算法不友好，之前本人零散地总结和转载了些基本的数学运算在FPGA中的实现方式，今天做一个系统的总 阅读全文

摘要： 系统的复位对于系统稳定工作至关重要，最佳的复位方式为：异步复位，同步释放。以下是转载博客，原文标题及链接如下：复位最佳方式：异步复位，同步释放 - frank_wff的专栏 - CSDN博客 https://blog.csdn.net/frank_wff/article/details/432265 阅读全文

摘要： 一、前言 之前ZYNQ与PC之间的网络连接依赖于外接硬件协议栈芯片，虽然C驱动非常简单，但网络带宽受限。现采用LWIP+PS端MAC控制器+PHY芯片的通用架构。关于LWIP库，已经有很多现成的资料和书籍。其有两套API，一个是SOCKET，另一个是本例中要用到的RAW。RAW API理解起来较为复 阅读全文

摘要： 本文设计思想采用明德扬至简设计法。上一篇博文中定制了自定义MAC IP的结构，在用户侧需要位宽转换及数据缓存。本文以TX方向为例，设计并验证发送缓存模块。这里定义该模块可缓存4个最大长度数据包，用户根据需求改动即可。 该模块核心是利用异步FIFO进行跨时钟域处理，位宽转换由VerilogHDL实现。 阅读全文

摘要： 上篇该系列博文中通过MDIO接口实现了PHY芯片的状态检测，验证其已处于1000M 全双工工作模式。在设计MAC逻辑之前，要先清楚MAC与PHY之间的接口以及以太网协议细节，这样才能保证网络的兼容性。本文内容多来自Xilinx官方文档pg051 tri-mode-eth-mac. 1.GMII接口 阅读全文

摘要： 本文设计思想采用明德扬至简设计法。在使用FPGA设计系统时，常需要利用FIFO进行数据缓存保证数据不丢失，因此计算FIFO深度是至关重要的。FIFO的深度主要取决于“最恶劣”的情况，以下对于两种最常见的场合进行分析。 1.已知读写两侧带宽及最恶劣情况，求FIFO深度 如：对于异步FIFO，写时钟10 阅读全文

摘要： 1 数字IC（ASIC）设计流程： IC设计分为前端和后端。前端设计主要将HDL语言-->网表，后端设计是网表-->芯片版图。 前端主要有需求分析与架构设计、RTL设计、仿真验证、逻辑综合、STA、形式验证。后端主要包括DFT、布局规划、布线以及版图物理验证。 2 MCU结构： 它是由CPU系统、程 阅读全文

摘要： 笔者这段时间在找工作中发现，关于时序分析的基础概念，时序关系表达式及时序违例计算几乎是每个IC/FPGA岗位笔试面试的必考内容。就此，从建立保持时间裕量出发，夯实基础。本文主要是对之前转载博客【时序约束学习笔记1】Vivado入门与提高--第12讲 时序分析中的基本概念和术语 做一些总结和个人理解。 阅读全文

摘要： 利用ZYNQ验证算法的一大优势在于，可以在上位机发送指令借助CPU的控制能力和C语言易开发特点，实时配置算法模块的工作模式、参数等对来对其算法模块性能进行全面的评估。最重要的是无需重新综合硬件模块。 接着上篇该系列博文，在sysGen中设计模块功能为：根据模式选择输入，来完成乘2或除2两种运算，0乘 阅读全文

摘要： 泰勒展开式对于利用FPGA实现算法来说非常实用，可以将除法等对硬件不友好的运算转变为乘加操作。特此转载以下博文，原文标题及链接为： 泰勒展开式 - guoxiang - 博客园 https://www.cnblogs.com/guo-xiang/p/6662881.html 数学中，泰勒公式是一个用 阅读全文