摘要： 一、前言 FFT运算是目前最常用的信号频谱分析算法。在本科学习数字信号处理这门课时一直在想：学这些东西有啥用？公式推来推去的，有实用价值么？到了研究生后期才知道，广义上的数字信号处理无处不在：手机等各种通信设备和WIFI的物理层信号处理、摄像头内的ISP、音频信号的去噪等。各种算法中，FFT是查看信 阅读全文

摘要： 一、前言 在上一篇C++基础博文中讨论了C++最基本的代码重用特性——类继承，派生类可以在继承基类元素的同时，添加新的成员和方法。但是没有考虑一种情况：派生类继承下来的方法的实现细节并不一定适合派生类的需求，此时派生类需要重载集成方法。 二、重载方法及虚函数 我们讨论《C++ Primer Plus 阅读全文

摘要： 一、前言 好吧，本系列博客已经变成了《C++ Primer Plus》的读书笔记，尴尬。在使用C语言时，多通过添加库函数的方式实现代码重用，但有一个弊端就是原来写好的代码并不完全适用于现在的情况。OOP设计思想中类的继承相比来说更为灵活，可以添加新的数据成员和方法，也能修改继承下来方法的实现细节，同 阅读全文

摘要： 一、前言 其实本人学习C++的目的，只是为了体会OOP设计思想，并为利用System Verilog验证复杂设计做准备。如果想要真正做点软件方面项目级的东西，还需要掌握其他高级语言和库、框架等知识。因此该系列博文仅注重语言基础和设计思想。上一篇该系列博文讲述了C++中基本的类封装，这次利用运算符重载 阅读全文

摘要： 一、内存划分 1、栈区（stack）— 由编译器自动分配释放 ，存放函数参数值，局部变量值等。其操作方式类似于数据结构中栈。2、堆区（heap） — 一般由程序员分配释放， 若程序员不释放，程序结束时可能由OS回收 。注意它与数据结构中堆是两回事，分配方式倒是类似于链表，呵呵。3、全局区（静态区）（ 阅读全文

摘要： 1. 概述 在Verilog中我们常常会遇到要将一个常量（算法中的某个参数）赋给很多个变量的情况，如： x = 10;y = 10;z = 10;如果此时10要改为9，就需要在代码中修改3个地方，非常的不方便，并且这个10是没有任何意义的，我们不知道它代表什么，所以为了代码的易重用、易读性，我们应使 阅读全文

摘要： 一、前言 在IC前端设计/验证领域，只会HDL远远不够。目前大多数项目使用已开发好的系统架构和IP Core，因此设计部分的工作量慢慢向系统集成和验证方向转移。而在集成和验证过程中，往往以各种脚本和面向对象的高级语言为主要工具。SystemVerilog已成为主流验证语言，相当于VerilogHDL 阅读全文

摘要： 一、前言 无论是FPGA应用开发还是数字IC设计，时序约束和静态时序分析（STA）都是十分重要的设计环节。在FPGA设计中，可以在综合后和实现后进行STA来查看设计是否能满足时序上的要求。本文阐述基本的时序约束和STA操作流程。内容主要来源于《Vivado从此开始》这本书，我只是知识的搬运工。 二、 阅读全文

摘要： 一、前言 最近忙于硕士毕业设计和论文，没有太多时间编写博客，现总结下之前在某个项目中用到的一个高速ADC接口设计部分。ADC这一器件经常用于无线通信、传感、测试测量等领域。目前数字系统对高速数据采集的需求与日俱增，本文使用了米联客的一款速率较高的AD/DA模块ADQ9481来阐述利用FPGA设计高速 阅读全文

摘要： 一、前言 最近花费很多精力在算法仿真和实现上，外设接口的调试略有生疏。本文以FPGA控制OLED中的SPI接口为例，重新夯实下基础。重点内容为SPI时序的RTL设计以及AXI-Lite总线分析。当然做些项目时可以直接调用Xilinx提供的SPI IP核，这里仅出于练习的目的考虑。 二、接口时序分析 阅读全文