2017 年 7月 12 日随笔档案 - 尼德兰的喵

verilog时钟分频设计（整合模块）

摘要：这里对之前写的时钟分频模块做了整合，整合为完整的时钟分频模块，可以进行偶分频、奇分频和半分频。接口如下：clk：输入时钟rst：复位信号adv_select：分频类型选择，0->偶分频，1->奇分频，2->半分频M：分频系数，在半分频情况下为向下取整（4.5分频->M=4）clk_out：输出时钟通... 阅读全文

posted @ 2017-07-12 21:19 尼德兰的喵阅读(1701) 评论(0) 推荐(0) 编辑

verilog时钟分频设计

摘要： 1.偶分频模块设计偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。M = 时钟输入频率 / 时钟输出频率N = M / 2如输入时钟为50M，输出时钟为25M，则M=2，N=1。偶分频则意味着M为偶数。以M=4，N=2为例，我们希望得到的输出时钟时序如下：因此只需要将counter... 阅读全文

posted @ 2017-07-12 15:42 尼德兰的喵阅读(4718) 评论(1) 推荐(0) 编辑

2017年7月12日