摘要： 所用Linux系统为openSUSE64位，软件为VCS2012在Linux下对verilogHDL进行功能仿真时非常必要的，下面提供两种常见方式。1.脚本方式1)建立工作文件夹pre_sim，并将tb文件和所有.v文件复制进入此文件夹mkdir pre_sim2)修改testbench文件为输出波... 阅读全文

摘要： chipscope是ISE的内置逻辑分析仪，用来分析FPGA的信号。1.建立工程，编写代码，配置管脚，编译程序。注意如果要使用chipscope，必须保证程序已经进行了Synthesis编译才可以配置2.添加.cdc文件，命名为stp.cdc3.进入chipscope配置界面，DEVICE界面和IC... 阅读全文

摘要： VGA接口是一种最常见的显示屏接口，其时序与控制都比较简单。1.VGA接口VGA只需要三个接口：R：红色深度值G：绿色深度值B：黄色深度值HS：行同步VS：场同步下图是zynq7000开发板上的VGA接口原理图。2.VGA时序显示器的逐行扫描方式如下图所示，由屏幕左上方出发逐行向右下方扫描。扫描一行... 阅读全文

摘要： 这里对之前写的时钟分频模块做了整合，整合为完整的时钟分频模块，可以进行偶分频、奇分频和半分频。接口如下：clk：输入时钟rst：复位信号adv_select：分频类型选择，0->偶分频，1->奇分频，2->半分频M：分频系数，在半分频情况下为向下取整（4.5分频->M=4）clk_out：输出时钟通... 阅读全文

摘要： 1.偶分频模块设计偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。M = 时钟输入频率 / 时钟输出频率N = M / 2如输入时钟为50M，输出时钟为25M，则M=2，N=1。偶分频则意味着M为偶数。以M=4，N=2为例，我们希望得到的输出时钟时序如下：因此只需要将counter... 阅读全文

摘要： 双向端口（inout）可以通过引脚复用来节省引脚。在控制信号控制下，inout既可作为输入input也可作为输出output，因此对其仿真描述不当可能会引起仿真错误。当然，不只在testbench中，在程序中对inout口一般也是要做特殊处理的。testbench：`timescale 1ns / ... 阅读全文

摘要： 报错：PING: 传输失败。常见错误。PING: 传输失败。General failure.说明此事W5500与电脑不在一个网段，在网络设置里把二者的网段设置好，如都在192.168.1.X局域网里。报错：来自 169.254.134.20 的回复：无法访问目标主机。这一般是电脑与W5500的IP地... 阅读全文

摘要： XGpio_Initialize( XGpio * InstancePtr,u16 DeviceId) ;InstancePtr:指向设备的指针（自己定义），DeviceId：设备id,xparameters.h中找到。返回：XST_SUCCESS（成功），XST_DEVICE_NOT_FOUND... 阅读全文

摘要： 在研究固定系数乘法器的查超标法，需要用到ROM存储器，因此探究了下初步使用。器件：altera Cyclone III1.建立工程与主文件2.建立ROM的初始化文件由于ROM不可写入，因此其数据的存储需要一个初始化文件，里面预写入ROM中的存储数据。在File->New...里选择Hex文件或MIF... 阅读全文

摘要： 1.贴片器件的封装PCB版图的每个器件都需要有其封装，一般贴片电容、电感和电阻的封装吃错采用英制，即常说的0603、0805等，单位均为inch。常见编号和对应吃错如下表：贴片元件封装标准英制公制长宽高inchmmmmmmmm020106030.600.300.23040210051.000.500... 阅读全文