摘要： 前言 随着大数据的兴起以及信息技术的快速发展，数据传输对总线带宽的要求越来越高，并行传输技术的发展收到了时序同步困难、信号偏移严重、抗干扰能力弱以及设计复杂度高等一系列问题的阻碍。与并行传输技术相比，串行传输技术的引脚数量少、扩展能力强、采用点对点的连接方式，能提供比并行传输更高带宽，广泛应用于嵌入 阅读全文

摘要： tapeout:流片 timing violation:时序违规，暂时未找到定义及解释 timing margin:时间冗余，又称slack,如果为正数或0，表示满足时间目标，如果为负数表示没有满足时间目标，此时违反了约束（constraint violation） 阅读全文

摘要： 面向摩尔定律的设计——计算机架构师必须预测其设计完成时的工艺水平 使用抽象简化设计——隐藏低层细节以提供给高层一个更简单的模型 加速经常性事件——make the common case fast 通过并行提高性能——并行操作 通过流水线提高性能——pipelining 通过预测提高性能——进行预测 阅读全文

摘要： virtual在SV中的应用主要有三方面，分别是虚类，虚方法和虚接口。 1.虚类(也叫抽象类) 关键词为virtual class，应用不如其余两个广泛，一个例子是UVM中所有类的基类uvm_void，它不包含任何成员变量和方法，不能被例化，但可以被扩展。 virtual class uvm_voi 阅读全文

摘要： 总是被Verilog中信号定义位宽的问题所困扰： wire[7:0] data1 和 wire[0:7] data2有什么不一样wire[7:0] data2[3:0]、wire[7:0] data2[0:3]、wire[0:7] data2[3:0]、wire[0:7] data2[0:3]又分别 阅读全文

摘要： 在资深工程师的指导下，逐渐开始尝试用Debussy来看波形，调试，modelsim只用来编译生成fsdb波形，调试以及波形分析用debussy来做。 Debussy 是NOVAS Software, Inc(思源科技)发展的HDL Debug & Analysis tool，这套软体主要不是用来跑模 阅读全文

摘要： 前段时间公司项目做了个PCB板子。上电后电压弄死调不出来，各种debug，检查电路，最后才发现是打件厂上的IC有问题，换成从代理商处申请到的IC后，电压输出正常，LDO后的电压也正常，纹波都满足要求。所以找个靠谱的打件厂真的非常非常重要！ 阅读全文

摘要： 1.基本概念 Testbech是一种验证的手段，但是在软环境中没有激励输入，也不会对你设计的输出正确性进行评估。那么此时便有一种，模拟实际环境的输入激励和输出校验的一种“虚拟平台”的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验，这个就是testbench的含义。 2.初步认识 Tes 阅读全文

摘要： 1.概念 Testbench是一种用任意语言编写的程序或模块，用于在模拟过程中执行和验证硬件模型的功能正确性。Verilog主要用于硬件建模，该语言包含各种资源，用于格式化、读取、存储、动态分配，比较和写入模拟数据，包括输入激励和输出结果。 2.组成组件 ①.时间表声明：指定所有延迟的时间单位。（这 阅读全文

摘要： 一些基本概念： UUT: Unit Under Test DUT:Design Under Test 两者应该是差不多的，只是DUT感觉在SV和UVM中提及比较多，而UUT在Verilog testbench中例化模块时经常提及。 刷HDLBits时，犯了个错误： `timescale 1ps/1p 阅读全文