摘要：
总是被Verilog中信号定义位宽的问题所困扰： wire[7:0] data1 和 wire[0:7] data2有什么不一样wire[7:0] data2[3:0]、wire[7:0] data2[0:3]、wire[0:7] data2[3:0]、wire[0:7] data2[0:3]又分别 阅读全文
摘要：
在资深工程师的指导下，逐渐开始尝试用Debussy来看波形，调试，modelsim只用来编译生成fsdb波形，调试以及波形分析用debussy来做。 Debussy 是NOVAS Software, Inc(思源科技)发展的HDL Debug & Analysis tool，这套软体主要不是用来跑模 阅读全文