08 2022 档案

Verilog中信号定义位宽的一些问题
摘要：总是被Verilog中信号定义位宽的问题所困扰： wire[7:0] data1 和 wire[0:7] data2有什么不一样wire[7:0] data2[3:0]、wire[7:0] data2[0:3]、wire[0:7] data2[3:0]、wire[0:7] data2[0:3]又分别 阅读全文
posted @ 2022-08-17 22:03 million_yh 阅读(1658) 评论(0) 推荐(0) 编辑
Debussy简明使用-1
摘要：在资深工程师的指导下，逐渐开始尝试用Debussy来看波形，调试，modelsim只用来编译生成fsdb波形，调试以及波形分析用debussy来做。 Debussy 是NOVAS Software, Inc(思源科技)发展的HDL Debug & Analysis tool，这套软体主要不是用来跑模 阅读全文
posted @ 2022-08-17 16:42 million_yh 阅读(394) 评论(0) 推荐(0) 编辑
PCB电路设计过程中的坑
摘要：前段时间公司项目做了个PCB板子。上电后电压弄死调不出来，各种debug，检查电路，最后才发现是打件厂上的IC有问题，换成从代理商处申请到的IC后，电压输出正常，LDO后的电压也正常，纹波都满足要求。所以找个靠谱的打件厂真的非常非常重要！ 阅读全文
posted @ 2022-08-16 16:40 million_yh 阅读(58) 评论(0) 推荐(0) 编辑

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