摘要： 1.基本概念 Testbech是一种验证的手段，但是在软环境中没有激励输入，也不会对你设计的输出正确性进行评估。那么此时便有一种，模拟实际环境的输入激励和输出校验的一种“虚拟平台”的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验，这个就是testbench的含义。 2.初步认识 Tes 阅读全文

摘要： 1.概念 Testbench是一种用任意语言编写的程序或模块，用于在模拟过程中执行和验证硬件模型的功能正确性。Verilog主要用于硬件建模，该语言包含各种资源，用于格式化、读取、存储、动态分配，比较和写入模拟数据，包括输入激励和输出结果。 2.组成组件 ①.时间表声明：指定所有延迟的时间单位。（这 阅读全文

摘要： 一些基本概念： UUT: Unit Under Test DUT:Design Under Test 两者应该是差不多的，只是DUT感觉在SV和UVM中提及比较多，而UUT在Verilog testbench中例化模块时经常提及。 刷HDLBits时，犯了个错误： `timescale 1ps/1p 阅读全文