摘要： ![[米联客-安路飞龙DR1-FPSOC] FPGA基础篇连载-26 RS485串口程序收发环路设计](https://img2024.cnblogs.com/blog/2504661/202407/2504661-20240731192442400-1902081317.png)
本文主要介绍了使用IP模块和FIFO实现RS485单工通信测试的设计方案，重点讨论了RS485芯片在单工通信方式下的信号控制逻辑设计。RS485驱动芯片SP3485是一款3.3V低功耗半双工收发器，符合RS-485和RS-422串行协议的规范，能够在负载下达到最高10Mbps的通信速度。该设计通过IP模块管理RS485的收发信号，利用FIFO缓冲区实现数据的稳定传输和接收，从而确保通信的可靠性和效率。 阅读全文
本文主要介绍了使用IP模块和FIFO实现RS485单工通信测试的设计方案，重点讨论了RS485芯片在单工通信方式下的信号控制逻辑设计。RS485驱动芯片SP3485是一款3.3V低功耗半双工收发器，符合RS-485和RS-422串行协议的规范，能够在负载下达到最高10Mbps的通信速度。该设计通过IP模块管理RS485的收发信号，利用FIFO缓冲区实现数据的稳定传输和接收，从而确保通信的可靠性和效率。 阅读全文
摘要： ![[米联客-安路飞龙DR1-FPSOC] FPGA基础篇连载-25 ADC模块FEP-DAQ9248采集显示波形方案](https://img2024.cnblogs.com/blog/2504661/202407/2504661-20240731191959158-899622275.png)
DAQ9248是一款14位双通道20/65MSPS的ADC采集模块，采用ADI的AD9248芯片。方案中，利用示波器显示驱动，将DAQ9248采集的数据实时显示在屏幕上。系统框图显示，数据通过前面的测试程序进行改进，使用从ADC采集的数据。硬件电路分析和数据模式设置部分详述了AD9248的引脚定义、工作模式和数据格式配置。最后，文章展示了硬件接线和测试结果，表明FPGA能够有效地同步并显示ADC采集的波形数据。本方案通过FPGA实现了低成本、高效的波形数据采集和显示，适用于多种应用场景。 阅读全文
DAQ9248是一款14位双通道20/65MSPS的ADC采集模块，采用ADI的AD9248芯片。方案中，利用示波器显示驱动，将DAQ9248采集的数据实时显示在屏幕上。系统框图显示，数据通过前面的测试程序进行改进，使用从ADC采集的数据。硬件电路分析和数据模式设置部分详述了AD9248的引脚定义、工作模式和数据格式配置。最后，文章展示了硬件接线和测试结果，表明FPGA能够有效地同步并显示ADC采集的波形数据。本方案通过FPGA实现了低成本、高效的波形数据采集和显示，适用于多种应用场景。 阅读全文
摘要： ![[米联客-安路飞龙DR1-FPSOC] FPGA基础篇连载-24 基于FPGA简易示波器显示驱动设计](https://img2024.cnblogs.com/blog/2504661/202407/2504661-20240731191549136-1793903794.png)
本文研究了基于FPGA的简易示波器显示驱动设计。该设计旨在通过FPGA内部资源实现实时采集的波形数据在显示器上的直观显示，具有较低的成本和实用价值。设计中采用了BRAM来存储有效数据点，并通过数据比对的方式仅输出有效数据点到显示器上，以最少的FPGA资源完成示波器的功能。示波器的设计结构包括波形显示部分，通过给出波形时钟、数据有效和波形数据信号来实现波形的简单展示。未来计划进一步升级完善该示波器IP，使其具备更复杂的功能。 阅读全文
本文研究了基于FPGA的简易示波器显示驱动设计。该设计旨在通过FPGA内部资源实现实时采集的波形数据在显示器上的直观显示，具有较低的成本和实用价值。设计中采用了BRAM来存储有效数据点，并通过数据比对的方式仅输出有效数据点到显示器上，以最少的FPGA资源完成示波器的功能。示波器的设计结构包括波形显示部分，通过给出波形时钟、数据有效和波形数据信号来实现波形的简单展示。未来计划进一步升级完善该示波器IP，使其具备更复杂的功能。 阅读全文
摘要： ![[米联客-安路飞龙DR1-FPSOC] FPGA基础篇连载-23 RGB转HDMI显示方案](https://img2024.cnblogs.com/blog/2504661/202407/2504661-20240731190637150-964392358.png)
本实验旨在通过FPGA内部资源实现HDMI协议，使用HDMI直接驱动显示器，实现成本低廉、支持1080P@60fps的视频输出。实验中采用VTC模块生成视频时序，TPG模块生成测试图形，仅通过HDMI接口显示图像，不传输音频。HDMI传输包括视频数据、控制数据和一些数据包，由四组TMDS通道组成，HDMI发送音频和视频信号使用同一条线材，简化了系统线路的安装难度。HDMI Transmitter设计最高支持1080p60显示分辨率，包含协议层、EDID接收模块，并支持两路音频输入、RGB444和YUV444 阅读全文
本实验旨在通过FPGA内部资源实现HDMI协议，使用HDMI直接驱动显示器，实现成本低廉、支持1080P@60fps的视频输出。实验中采用VTC模块生成视频时序，TPG模块生成测试图形，仅通过HDMI接口显示图像，不传输音频。HDMI传输包括视频数据、控制数据和一些数据包，由四组TMDS通道组成，HDMI发送音频和视频信号使用同一条线材，简化了系统线路的安装难度。HDMI Transmitter设计最高支持1080p60显示分辨率，包含协议层、EDID接收模块，并支持两路音频输入、RGB444和YUV444 阅读全文
摘要： ![[米联客-安路飞龙DR1-FPSOC] FPGA基础篇连载-22 TPG图像测试数据发生器设计](https://img2024.cnblogs.com/blog/2504661/202407/2504661-20240731185951458-843633220.png)
视频时序控制器（VTC）是FPGA图像和视频方案中的关键模块，用于生成视频时序信号。本实验中，我们学习了如何通过VTC模块驱动视频显示，实现彩条、渐变、纯色和棋盘格等测试图案的RGB数据序列化显示。VTC模块通过行、列计数器和同步信号控制视频数据的有效显示区域，确保图像稳定和清晰。此外，视频测试模式发生器（TPG）模块则负责生成不同颜色和样式的测试图案，为视频数据通路的测试提供基础。整个系统包括VTC、TPG和用户控制模块，通过协同工作实现对显示器和视频处理器功能的全面验证和测试。 阅读全文
视频时序控制器（VTC）是FPGA图像和视频方案中的关键模块，用于生成视频时序信号。本实验中，我们学习了如何通过VTC模块驱动视频显示，实现彩条、渐变、纯色和棋盘格等测试图案的RGB数据序列化显示。VTC模块通过行、列计数器和同步信号控制视频数据的有效显示区域，确保图像稳定和清晰。此外，视频测试模式发生器（TPG）模块则负责生成不同颜色和样式的测试图案，为视频数据通路的测试提供基础。整个系统包括VTC、TPG和用户控制模块，通过协同工作实现对显示器和视频处理器功能的全面验证和测试。 阅读全文
摘要： ![[米联客-安路飞龙DR1-FPSOC] FPGA基础篇连载-21 VTC视频时序控制器设计](https://img2024.cnblogs.com/blog/2504661/202407/2504661-20240731185319376-78503143.png)
Video Timing Controller (VTC) 是 FPGA 图像和视频方案中用于产生视频时序的控制器。本课以 VGA 为切入点，介绍视频传输的基本知识和相关概念，以及视频时序控制器的相关内容。显示器技术经历了从黑白 CRT 到 MicroLED 的飞跃，显示画质不仅依赖于显示器本身，还与视频接口息息相关。常见的视频接口包括 CVBS、S-Video、VGA 和 DVI。 阅读全文
Video Timing Controller (VTC) 是 FPGA 图像和视频方案中用于产生视频时序的控制器。本课以 VGA 为切入点，介绍视频传输的基本知识和相关概念，以及视频时序控制器的相关内容。显示器技术经历了从黑白 CRT 到 MicroLED 的飞跃，显示画质不仅依赖于显示器本身，还与视频接口息息相关。常见的视频接口包括 CVBS、S-Video、VGA 和 DVI。 阅读全文