迈克老狼2012

摘要： 1. 简介 AHB(Advanced High Performance Bus)总线规范是AMBA(Advanced Microcontroller Bus Architecture) V2.0总线规范的一部分，AMBA总线规范是ARM公司提出的总线规范，被大多数SoC设计采用，它规定了AHB (Advanced High-performance Bus)、ASB (Advanced... 阅读全文

摘要： 原帖地址：https://wenku.baidu.com/view/7c424c17e3bd960590c69ec3d5bbfd0a7956d5b9.html 1、AXI简介 AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture... 阅读全文

摘要： 如果对速度要求不高，我们也可以使用串行加法器。下面通过状态机来实现串行加法器的功能。 设A=an-1an-2…a0, B=bn-1bn-2…b0,是要相加的两个无符号数，相加的和为：sum=sn-1sn-2…s0。我们现在要设计一个电路，在时钟周期内处理一位相加的串行加法。加法过程一开始进行a0，b0的相加，在下一个时钟周期完成 a1，b1和第0位进位的相加，并依次完成所有的加... 阅读全文

摘要： 在计算机系统中，有大量的寄存器，用来保存运行过程中的数据。如果要交换两个寄存器的内容，则通常会使用第三个寄存器为临时寄存器的方法。比如，假设要交换寄存器R1,R2的内容，可以先将R2的内容传递到第三个寄存器R3，然后将R1的内容传到R2，最后将R3的内从传递到R1。 计算机系统的存储器通常是通过下图所示的内部网络互联的。除了与网络互联的信号线，每个寄存器还有两个控制信号，Rk... 阅读全文

摘要： 对于有限状态机,如何实现用最少的状态实现所需的功能是重要的，因为这意味着可以减少表示状态的触发器的使用，从而降低FSM中组合电路的复杂性。如果FSM中的状态减少了，这意味着原始设计中存在一些等效状态。我们先看以下等效状态的定义： 当且仅当任意可能的输入序列，无论哪个状态作为起始状态，只要两个状态Si和Sj产生的输出序列相同，则认为两个状态Si和Sj是等效的。 下面我们来... 阅读全文

摘要： 网络上找的文章，实现了一遍。步骤如下：1. 创建verilog代码， 包括8位加法器代码和testbench代码。adder8.vmodule adder8 (input clk,input [7:0] a_i,input [7:0] b_i,output reg [8:0] c_o);always @ (posedge clk) beginc_o <= a_i + b_i;endendmodul... 阅读全文

摘要： 在Quartus II中输入原理图以及实现仿真是学习基本数字电路的好方法。下面以一个基本的D锁存器为例，在quartus II 13.0中一步一步来实现原理图输入以及仿真过程。1，创建工程 指定工程名字以及顶层文件名跳过。。。。我用的是小梅哥的AC620开发板，按下面的图进行选择：因为输入原理图以及用波形文件来仿真，所以EDA工具-simulation中选None点finish，... 阅读全文

摘要： 很多年前的代码，看还有朋友需要，上传到百度网盘了https://pan.baidu.com/s/1pnGFt84htvdXeK86pvyR8Qhttps://pan.baidu.com/s/1zTqSTFMc2M7dPNfIozXTjg 阅读全文

摘要： 一、概念 在实际电路中，必须考虑传输延迟的影响。比如D锁存器，在时钟信号从1变成0时，它把当前输出的值储存在锁存器中。如果输入D稳定，则电路可以稳定工作，如果在时钟跳变时候D的内容也正好发生变化，则可能产生不可预知的结果。所以电路设计者必须保证时钟信号跳变时后，输入信号是稳定的。 下图中标示了一些关键时间区间，这些区间和工艺有关。集成电路制造厂家都会提供这个参数。 建立... 阅读全文

摘要： verilog代码编写指南变量及信号命名规范 1. 系统级信号的命名。 系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号；系统信号以字符串Sys开头。 2. 低电平有效的信号后一律加下划线和字母n。如：SysRst_n；FifoFull_n； 3. 经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别 如CpuRamRd信号，经锁存后应... 阅读全文