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2019年7月16日

RV32I基础整数指令集

摘要: RV32I是32位基础整数指令集,它支持32位寻址空间,支持字节地址访问,仅支持小端格式(little-endian,高地址高位,低地址地位),寄存器也是32位整数寄存器。RV32I指令集的目的是尽量简化硬件的实施设计,所以它只有40条指令(备注,之前是47条指令,在最新的规范中,一些csr指令被放在扩展指令集中)。这40条指令几乎能够模拟其它任何扩展指令(除了A扩展指令,因为原子指令... 阅读全文

posted @ 2019-07-16 18:26 迈克老狼2012 阅读(22227) 评论(0) 推荐(3) 编辑

2019年7月15日

Zifencei扩展

摘要: fence 指令对外部可见的访存请求,如设备 I / O 访问,内存访问等进行串行化。外部可见是指对处理器的其他核心、线程,外部设备或协处理器可见。 fence.i 指令同步指令和数据流。在执行 fence.i 指令之前,对于同一个硬件线程(hart), RISC-V 不保证用存储指令写到指令存储区的数据可以被取指指令取到。 Zifencei扩展目前仅包括FENCE... 阅读全文

posted @ 2019-07-15 20:22 迈克老狼2012 阅读(3096) 评论(0) 推荐(0) 编辑

2019年7月14日

寄存器重命名

摘要: https://www.cnblogs.com/dragonir/p/6216065.htmlhttps://blog.csdn.net/edonlii/article/details/8771023https://wenku.baidu.com/view/f24d8a47b80d6c85ec3a87c24028915f804d8482.htmlhttps://blog.csdn.net/maow... 阅读全文

posted @ 2019-07-14 19:21 迈克老狼2012 阅读(681) 评论(0) 推荐(0) 编辑

2019年7月12日

Risc-V简要概括

摘要: 1.Risc-V硬件平台术语 一个RiscV硬件平台可以包含一个或多个RiscV兼容的核心、其它非RiscV兼容的核心、固定功能的加速器、各种物理存储器结构、I/O设备以及允许这些部件相互连通的互联结构。比如下面的SiFive Freedom U540平台。就包括4个U54 RiscV RV64GC兼容核心,以及一个E51 RV64IMAC核心,DDR3/DDR4内存控制器接口,各种外设... 阅读全文

posted @ 2019-07-12 19:25 迈克老狼2012 阅读(12051) 评论(2) 推荐(2) 编辑

2019年7月10日

riscv 汇编与反汇编

摘要: 为了riscv指令集,我们需要汇编与反汇编工具来分析指令格式。 可以用下面的两个工具来汇编和反汇编,下载链接:https://pan.baidu.com/s/1eUbBlVc riscv-none-embed-as.exe -c mm.s -o mm.o --march=rv32gmm.saddi x10, x6, 20addi x11, x6, 20addi x10, x6, 20add... 阅读全文

posted @ 2019-07-10 14:01 迈克老狼2012 阅读(3697) 评论(0) 推荐(0) 编辑

riscv 汇编与反汇编

摘要: 为了riscv指令集,我们需要汇编与反汇编工具来分析指令格式。 可以用下面的两个工具来汇编和反汇编,下载链接:https://pan.baidu.com/s/1eUbBlVc riscv-none-embed-as.exe -c mm.s -o mm.o --march=rv32gmm.saddi x10, x6, 20addi x11, x6, 20addi x10, x6, 20add... 阅读全文

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2019年6月6日

cache介绍

摘要: 原帖地址:http://www.wowotech.net/memory_management/458.html?from=timeline 今天探究的主题是cache,我们围绕几个问题展开。为什么需要cache?如何判断一个数据在cache中是否命中?cache的种类有哪些,区别是什么? 为什么需要 阅读全文

posted @ 2019-06-06 14:56 迈克老狼2012 阅读(7491) 评论(3) 推荐(1) 编辑

cache verilog实现

摘要: cache原理: https://www.cnblogs.com/mikewolf2002/p/10984976.htmlcache的verilog实现实现的cache是16k, 4way组相连cache,每个set是256 个cacheline,每个cacheline是16 byte,所以总的size是256*4*16=16k byte。我们用23bit物理地址,如下图所示,低4位位cachel... 阅读全文

posted @ 2019-06-06 14:51 迈克老狼2012 阅读(3386) 评论(0) 推荐(0) 编辑

2019年6月4日

在verilog中使用格雷码

摘要: 格雷码的一些知识: https://baike.baidu.com/item/%E6%A0%BC%E9%9B%B7%E7%A0%81/6510858?fr=aladdin绿色框起来的是0--15的格雷码,用红线将格雷码分为上下两部分。通过观察格雷码相邻位每次只有1位发生变化,且上下两部分,除了最高位相反,其余位全都关于红线镜像对称,7 --> 8 ,格雷码从 0100 --> 1100 ,只... 阅读全文

posted @ 2019-06-04 11:31 迈克老狼2012 阅读(1552) 评论(0) 推荐(1) 编辑

2019年5月29日

同步fifo与异步fifo

摘要: 参考以下帖子:https://blog.csdn.net/hengzo/article/details/49683707https://blog.csdn.net/Times_poem/article/details/51917648https://www.cnblogs.com/aslmer/p/6114216.htmlhttps://www.cnblogs.com/ylsm-kb/p/9068... 阅读全文

posted @ 2019-05-29 18:29 迈克老狼2012 阅读(5935) 评论(0) 推荐(1) 编辑

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