vcs+Makefile实现简单的testbench
摘要：
网络上找的文章，实现了一遍。步骤如下：1. 创建verilog代码， 包括8位加法器代码和testbench代码。adder8.vmodule adder8 (input clk,input [7:0] a_i,input [7:0] b_i,output reg [8:0] c_o);always @ (posedge clk) beginc_o <= a_i + b_i;endendmodul... 阅读全文
posted @ 2019-01-09 15:24 迈克老狼2012 阅读(3878) 评论(0) 推荐(0) 编辑
