迈克老狼2012

摘要： verilog代码编写指南变量及信号命名规范 1. 系统级信号的命名。 系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号；系统信号以字符串Sys开头。 2. 低电平有效的信号后一律加下划线和字母n。如：SysRst_n；FifoFull_n； 3. 经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别 如CpuRamRd信号，经锁存后应... 阅读全文

摘要： verilog中的综合和不可综合总结Verilog中综合的概念 综合就是EDA工具或者说综合工具把我们编写的verilog代码转化成具体电路的过程。Verilog中有很多语法，结构，过程，语句，有些是可以综合的，有些是不可以综合的，不可综合的语句或者语法通常用在testbench中，只是用来仿真验证。（1）所有综合工具都支持的结构：always，assign，begin，end，case... 阅读全文

摘要： 同步时序电路的一般形式 时序电路由组合逻辑以及一个或多个触发器实现。一般的架构如下图所示：W为输入，Z为输出，触发器中存储的状态为Q。在时钟信号的控制下，触发器通过加在其输入端的组合逻辑输入，使得电路从一个状态变成另一个状态。采用边沿触发的触发器可以确保一个时钟周期内只发生一次状态变化。它们可以由时钟上升沿或下降沿触发，产生这种状态变化的时钟边沿称为有效时钟边沿。 发器有两路组... 阅读全文

摘要： 常用的时序电路介绍T触发器和JK触发器 在D触发器输入端添加一些简单的逻辑电路，可以生成另一种类型的存储元件。比如下图所示的T触发器。该电路有一个上升沿触发的触发器和两个与门，一个或门，以及一个反相器组成。 在时钟上升沿到来之时，若T=0，则D=Q，若T=1，则D=~Q，因此，若T=0，在上升沿，电路保持当前状态，若T=1，则当前状态反转。 T触发器特性表图下，T触发器是... 阅读全文

摘要： 常用的时序电路介绍寄存器 一个触发器可以存储一位数据，由n个触发器组成的电路可以存储n位数据，我们把这一组触发器叫做寄存器。寄存器中每个触发器共用同一个时钟。 下面是n位寄存器的代码，我们通过一个参数定义n，在实例化时传入参数n。module regne (D, clk,Rst_n,E,Q); parameter n=4; input [n-1:0] D; input clk... 阅读全文