摘要： 常用的时序电路介绍 在电平敏感的锁存器时钟信号有效期（高电平）期间，锁存器的状态随着输入信号的变化而变化。有时候，我们需要存储器的状态在一个时钟周期只改变一次，这个时候就用到了触发器。触发器(flipflop)这个术语表示在时钟的边沿时刻改变状态的存储元件。下面分别是D锁存器，D触发器(正边沿，上升沿触发),D触发器(负边沿，下降沿触发)的图形符号。图中用>表示边沿触发，小圆圈表示该触发... 阅读全文

摘要： 常用的时序电路介绍 组合电路：这类电路的输出信号值仅却决于输入端信号值。 时序电路：时序电路的输出值不仅取决于当前的输入值，还取决于电路的历史状态，所以时序逻辑电路中包含保存逻辑信号值的存储元件，存储元件中的值代表了当前电路的状态。当电路的的输入信号值发生改变时，新输入的信号值可能使电路保持同样的状态，也可能使电路进入另一种状态，随着时间推移，输入信号值的变化导致电... 阅读全文

摘要： 函数和任务函数https://wenku.baidu.com/view/d31d1ba8dd3383c4bb4cd283.htmlverilog中函数的目的是允许代码写成模块的方式而不是定义独立的模块。函数通常用于计算或描述组合逻辑。如果在模块内定义一个函数，则既可以用连续赋值语句，也可以用过程赋值语句调用。函数可以有不只一个输入，但只能有一个输出，因为函数名本身就充当输出变量。verilog中函... 阅读全文

摘要： 子电路模块子电路模块的使用 一个verilog模块能够作为一个子电路包含在另一个模块中。采用这种方式，所有的模块都必须定义在一个文件中，那么verilog编译器就必须被告知每个模块的所属。模块例化的通用形式和门例化语句类似。 modulename [#(parameter overrides)] instance_name( port_name([express... 阅读全文

摘要： Verilog模块Verilog中代码描述的电路叫模块，模块具有以下的结构：module module_name[ (portname {, portname})]; //端口列表[parameter declarations] //参数定义[input declarations] // I/O定义[output declarations][inout declarations][wire or ... 阅读全文

摘要： Verilog 操作运算符算术运算符+，-，*，/，**（加/减/乘/除/幂运算），乘法运算的结果的位宽是乘数和被乘数位宽的和。在进行整数的除法运算时，结果要略去小数部分，只取整数部分；而进行取模运算时（%，亦称作求余运算符）结果的符号位采用模运算符中第一个操作数的符号。-10%3 =-1 11%-3 结果为2注意：在进行算术运算时，如果某一个操作数有不确定的值x，则整个结果也为不确定值x。下面的... 阅读全文

摘要： Verilog中的信号类型线网类型 线网类型表示一个或多个门或者其它类型的信号源驱动的硬件连线。如果没有驱动源，则线网的默认值为z。verilog中定义的线网类型有以下几种： wire,tri,wor,trior,wand,triand,trireg,tri1,tri0,supply0,supply1。其中最主要的是wire/tri,其它的类型都是综合中用不到的线网。wire线网... 阅读全文

摘要： 本文档中通过verilog实例来学习verilog语法。Verilog是一种硬件描述语言，它具有并发性和时序性。并发性是指不同硬件模块的同时操作，时序性是指信号的赋值或操作在时钟的边沿进行。由于作者本身也是一个初学者，所以尽量用简单明了的例子介绍Verilog语法。Verilog中的注释 Verilog代码中的注释和c++语言相同，分为短注释(//)和长注释(/* … */)。短... 阅读全文

摘要： verilog语法实例学习(1) Verilog中的注释Verilog中的信号标识符信号的值Verilog中的数字Verilog中的参数 verilog语法实例学习(2)线网类型变量类型有符号数数组wire和reg类型的区别verilog语法实例学习(3) Verilog 操作运算符verilog语法实例学习(4) Verilog模块 并行语句: 连续赋值语句门实例化语... 阅读全文